雙鑲嵌式自對準通路互連的製作方法
2023-04-25 06:49:11
專利名稱：雙鑲嵌式自對準通路互連的製作方法
技術領域：
本發明涉及半導體器件，更詳細地說，涉及改進使用雙鑲嵌式自對準通路互連形成多層共平面金屬/絕緣體薄膜的方法。
半導體製造者必須繼續改進半導體器件的功耗和性能，同時保持器件尺寸到最小限度。在努力保持較小器件尺寸方面，大多數製造廠把器件的分離元件減少到最小尺寸。因而，製造者垂直地集成這些元件的越來越多，相反地只使用水平集成，以減少元件佔用的器件面積。一般藉助於在器件中用多個導電層和例如用本技術領域公知的層間接觸如通路或通路互連將這些層互連起來的辦法達到垂直集成。
要是分離元件的尺寸變得較小，就變得更加難以使各導電層進行互連。解決各導電層互連問題的最新方法，通常包括本技術領域的刻蝕和掩蔽工序，如鑲嵌技術。該鑲嵌技術包括在絕緣體層中形成多個槽和隨後以金屬填充該槽再對它進行拋光一直到絕緣體表面，形成所要求的金屬圖形。在通常稱之為雙鑲嵌工藝中，如上所述的金屬槽和電連接所述金屬圖形與各種其它導電層的通路互連兩者，一般實質上同時進行填充。
在常規的雙鑲嵌技術中，一般，實質上與疊加金屬化層同時形成通路互連。這一技術要求，在用於後來的金屬化光刻工藝的光刻膠層塗覆之前，形成穿過絕緣體的孔(該孔最後將填以金屬或其它導電材料形成通路)。
圖1A表示層疊半導體結構100的剖面圖。層疊半導體結構100包括半導體襯底118，以及用絕緣體101層覆蓋的下導電層116。如上述的那樣，通過雙鑲嵌技術，形成用於電互連各共平面的導電層的多個相鄰通路孔104。在常規的雙鑲嵌技術中，上覆蓋金屬光刻工藝是在絕緣體101中已形成了通路孔104後進行的。通路孔104尺寸可以大於下導電層116的實際接觸區，以便保證通路孔104與下導電層116適當對準。
在形成了通路孔104之後，通常在絕緣體101層的上表面，澱積消反射塗層113(本技術領域公知的，此後稱之為ARC)。ARC澱積操作，結果在通路孔104中不可避免地澱積了ARC剩餘物114的層，在導電層116上表面上的高度約為距離「t」。而後在ARC層113的上表面上，常規地塗覆金屬光刻工藝的光刻膠。該光刻膠通過常規的光刻膠剝離工藝進行顯影和除去，形成金屬化刻蝕圖形102。但是通路孔104內的ARC材料114，實質上不受金屬化光刻膠剝離工藝操作影響。
現在參照圖1B，在形成槽115之前，將不受刻蝕圖形102保護的ARC層113部分除去。藉助於使層疊半導體結構100露出於預定突破有機ARC層113的第一刻蝕處理中除去ARC層113。這種第一突破刻蝕之後跟著預定在絕緣體101中產生槽115的第二各向異性刻蝕，接著向其中澱積金屬116或其它導電材料。但是，留在通路孔104內的ARC剩餘物114與各種刻蝕副產物反應而形成側壁結構。所形成的側壁結構實質上顯示出第一ARC突破刻蝕和用於形成槽115的第二氧化層刻蝕的雙重作用，結果導致本技術領域中所稱的柵欄218。如上述的那樣，柵欄218實質上與通路孔104內留下的ARC剩餘物有相同的高度「t」。
就雙鑲嵌技術來說，通過用金屬澱積工藝(例如，濺射工藝)繼之以金屬回流把金屬116澱積到槽115中，實質上同時形成上覆蓋金屬化層和關聯的通路。正如本技術領域所公知，適當的金屬回流極大地取決於澱積金屬的表面的表面幾何構造。通路孔104內有柵欄218破壞了金屬116的流動，因此阻止金屬116平穩地流入通路孔104中。這種破壞金屬流入通路孔104，結果可能在通路孔104內形成空洞117，而空洞的存在實質上增加了通路的接觸電阻。金屬空洞117的存在還可能存在不可接受的可靠性問題，因為全部流過各個通路的電流必須由沒有空洞的金屬化通路部分來擔負。高電流密度通過該通路無空洞部分可能導致通路金屬的電遷移。通路金屬的電遷移，導致在時間(FIT)率方面長期不可接受的失效。有時，由於阻擋足夠的金屬流入通路孔104中，柵欄218也可能造成電開路。
下面參照圖1B和圖1C，和常規雙鑲嵌技術關聯的附加問題涉及實際加大通路孔104，設法好好地對準下導電層116。首先參照圖1B，過大的通路104可能導致縮小電學上和結構上隔開相鄰通路104的絕緣體101的厚度「d1」(另外，也稱為間隔)。該已縮小的厚度「d1」可導致電擊穿或通路104之間漏電，可能導致潛在的突然與溫度有關的失效，而在事後製造測試中又難以篩選出去。正如上面討論過的那樣，只有顯著的加速高溫可靠性測試後可靠性失效事件才可能出現，是由於高電流密度區例如通路孔104之間的小距離因存在柵欄218而加重的緣故。
現在參照圖1C，該圖示出沿圖1B的剖面一部分「b」的層疊半導體結構100表面頂視圖，說明通路104的接近度。在所示的結構中，通路104的接近度，如上所述將導致有關各種缺陷的明顯製造或長期可靠性問題。
因而對雙鑲嵌技術有必要消除在通路孔內形成柵欄的機會，允許自動對準下面的金屬化層形成通路，以及許可具有小間距而不會產生明顯的後製造產量或後續的場失效的可能性。
概括地說，本發明涉及半導體器件，尤其是，涉及改善以自對準穿過配置在襯底上方的層疊進行雙鑲嵌刻蝕的方法。根據本發明的一個實施例，層疊包括一下導電層和一配置在該下導電層上邊的絕緣層。該方法包括下列的各操作步驟。在已製成圖形的絕緣層頂面上澱積一層硬抗蝕層，以便把在該硬抗蝕層中的第一窗孔定位在下器件層上。在優選的實施例中，該硬抗蝕層由氮氧化矽組成。其次，在該硬抗蝕層的頂面上澱積一層軟抗蝕層，該軟抗蝕層具有小於並對準所述硬抗蝕層中的第一窗孔的一第二窗孔。然後在位於下器件層上的絕緣層的頂面中形成由第二窗孔限定的槽並通過在該槽的底部的絕緣材料與下器件層隔開。而後除去該軟抗蝕層而實質上不影響硬抗蝕層。通過刻蝕穿透槽底部的絕緣材料直至下器件層形成通孔。
在另一個實施例中，揭示了用於連接一下器件層和一層疊的疊層導體成形通路的形成方法，該疊層導體是使之配置在絕緣層中形成的槽內且以位於槽底的絕緣材料與下器件層離開間隔而成形。該方法包括下列各步驟。首先，在所述絕緣層的頂面上澱積硬掩模層，該硬掩模層具有一第一窗孔，對應於待形成槽的位置。其次，在該硬掩模層的頂面上澱積軟掩模層，該軟掩模層具有第二窗孔，對應於待形成通孔的位置。最後，通過刻蝕穿透在槽底的絕緣材料至少直到下器件層而形成通孔。
從通過實施例說明本發明原理，並結合附圖而做出的下述詳細描述中，本發明的其它方面和優點將變得更清楚。
通過實施例並以附圖的方式對本發明進行說明，而不是作為限制。在下列的各圖中，同樣的標號表示類似或同樣的構件以便容易了解。
圖1A是層疊半導體結構的剖面說明圖，其結構包括下導電層上覆以具有用常規雙鑲嵌技術形成的通路孔的絕緣體層。
圖1B是如圖1A所示的層疊半導體結構的剖面說明圖，示出了後來形成的槽適用於澱積金屬或其它導電材料。
圖1C是如圖1B所示沿剖面「b」的層疊半導體結構的示意頂視圖，示出了常規鑲嵌技術形成的過大相鄰通路的相對位置。
圖2說明根據本發明一個實施例的層疊半導體結構剖面圖，其結構具有覆蓋在襯底上面的絕緣體層，它包括下導電層。
圖3說明根據本發明實施例的層疊半導體結構剖面圖，如圖2所示接著澱積硬抗蝕層，製成圖形包括與下面襯底位置對應的第一窗孔。
圖4說明根據本發明實施例的層疊半導體結構剖面圖，如圖3所示接著澱積軟抗蝕層，製成圖形包括對準且比硬抗蝕層中含有的第一窗孔要小的第二窗孔。
圖5A說明根據本發明實施例的層疊半導體結構剖面圖，如圖4所示接著刻蝕第一槽，該槽延伸到至少約為下導電層的中間深度。
圖5B說明根據本發明實施例的層疊半導體結構剖面圖，如圖5A所示接著刻蝕延伸到下導電層的通孔。
圖6說明根據本發明實施例的層疊半導體結構剖面圖，如圖5B所示接著澱積金屬或其它導電材料將上覆蓋金屬化層電連接到下導電層。
圖7是說明如圖6所示的層疊半導體結構的頂視圖，示出了根據本發明的實施例沿剖面剖開「c」與絕緣的間隔區域有關的相對的通路位置。
圖8是根據本發明的一個實施例將雙鑲嵌使用於從多層共平面金屬/絕緣體膜與自對準的通路互連的方法流程圖。
現在參照如附圖所示幾個說明的實施例，詳細描述本發明。從下面的敘述中，將提出許多具體的細節，以便提供對本發明的透徹理解。但是很明顯，對本領域的技術人員，實施本發明可以不需要某些或全部這些具體的細節。在另一種情況下，眾所周知的工藝步驟不加詳細敘述，以免不必要地使本發明模糊不清。
本發明涉及形成用於集成電路(IC)的多層共平面金屬/絕緣體膜的形成。該IC包括例如，隨機存取存儲器(RAM)，諸如動態的RAM(DRAM)、同步的DRAM(SDRAM)、或只讀存儲器(ROM)。其它IC，諸如專用IC(ASIC)、合併DRAM-邏輯電路(埋入式DRAM)、或其它邏輯電路，也可以使用。
通常，在矽圓片上以並行方式形成許多IC。在加工完成後，將該圓片進行劃片把IC分開成許多單個晶片。然後給晶片進行封裝，得到最終產品，就是用於，例如用戶產品，諸如計算機系統、蜂窩電話、個人數字助理(PDAs)、以及其它電子產品。
根據本發明，提供一種改進的用於具有自對準通路的多層共平面金屬/絕緣體膜的方法。根據本發明的另一方面，使用雙鑲嵌技術，使之結合第一硬掩模形成上覆蓋金屬化層槽和結合軟抗蝕掩模形成自對準的通路，該通路將上覆蓋金屬化層電連接到下器件層上。
在本發明的一個實施例中，用由氮氧化矽構成的硬掩模，應用雙鑲嵌刻蝕法穿過絕緣體層到達下器件層形成通孔。在本實施例中，該硬掩模包括適用於形成上述金屬化槽的第一窗孔。然後在該硬抗蝕掩模上澱積軟抗蝕掩模。該軟抗蝕掩模包括小於和與該硬掩模的第一窗孔對準的第二窗孔。將該第二窗孔對準下導電層且用於形成第一槽，該槽至少延伸到下導電層的大約中部的深度。在形成第一槽後，除去軟抗蝕層而不會實質上影響該第一硬層。而後用第二各向異性刻蝕形成具有用第二部分整體形成的第一部分的第二槽。該第一部分從第一槽的底部至少延伸到下導電層且適用於形成通路互連。由硬掩模的第一窗孔限定第二部分且適用於接納澱積的金屬，形成上覆蓋的金屬化層。這樣形成的通路沒有任何柵欄，因為在形成第一槽後的半導體層疊結構表面上沒有塗覆光刻膠或ARC。此外，由於用硬掩模限定通路孔的外形，所以很容易控制兩通孔之間的距離。
下面參照圖2到圖6討論本發明的實施例。但是，本領域技術人員應該容易理解的是，這裡作出的有關這些附圖的詳細說明是用於解釋性的目的，因此本發明將遠超出這些有限的實施例。
圖2說明根據本發明一個實施例的具有上覆蓋襯底218的絕緣層201的層疊半導體結構200的剖面圖，該襯底包括一層下導電層216。該層疊的半導體結構200，例如可以是用於製造常規電晶體象n-FET或p-FET(場效應電晶體)之類的一種層疊半導體結構。可將絕緣層201澱積在預定導電型的襯底218上。可採用化學汽相澱積法(CVD)或類似技術澱積絕緣層201，通常包括平坦化了的二氧化矽，如TEOS、玻璃材料如回流的磷矽酸鹽玻璃，或聚合物象聚醯亞胺。在所述的實施例中，在先前限定的襯底218，包括先前限定的下導電層216上邊形成絕緣層201。該下導電層216可以是下金屬化層的一部分。另一方面，該下導電層216可以是重摻雜的矽層、導電金屬如鎢，或任何有源器件的部分諸如，例如一個電晶體的源區或漏區。在本實施例中，該下導電層216可具有0.9微米到2.0微米範圍的厚度。
其次參照圖3，絕緣層201具有上表面202，在其上已用本領域技術人員公知的技術澱積了硬抗蝕層215。該硬抗蝕層具有約1000埃的厚度並且可由氮化矽，或在優選的實施例中，由氮氧化矽構成。形成的位於下導電層上邊的第一窗孔217是由本領域技術人員公知的常規光刻技術來完成。在一個實施例中，這樣的形成第一窗孔217的方法是稱之為反應離子刻蝕法(叫做RIE法)，利用N2作為刻蝕劑氣體。在一個實施例中，如果硬抗蝕層215由氮化矽構成，更可取的是，把一層被稱為ARC的有機消反射塗層(未示出)施加到硬抗蝕層215的上表面上。但是，在優選的實施例中，應用氮氧化矽作為硬抗蝕層215可消除用ARC的必要性。為本討論明確起見，假定硬抗蝕層215由氮氧化矽構成且不用ARC層。然而，如上已說過，應用氮化矽或任何其它適合的複合層作為硬抗蝕層215就需要另外的步驟或有關ARC澱積和除去的步驟。
一旦適當地澱積好硬抗蝕層215和適合地製成圖形，如上所述，用常規澱積工藝和處理在硬抗蝕層215上邊澱積厚度約1000A的軟抗蝕層220，如圖4所示。應用常規的光刻工藝和處理把軟抗蝕層220製成圖形，包括小於且對準硬抗蝕層215的第一窗孔的第二窗孔，如圖4所示。
澱積第二窗孔219，並用第一各向異性刻蝕法定尺寸形成第一槽224，從絕緣層201上刻蝕除去足夠的絕緣體材料形成第一槽224，如圖5A所示。一種除去絕緣材料的這樣的方法是用RIE刻蝕法，如上所述，例如用Ar、C4F8、CO和/或O2用作反應氣體。(應該注意的是，在所述的實施例中由於硬抗蝕層215由氮氧化矽構成，不要ARC層，而不需要ARC除去步驟)在所述的實施例中，第一槽224可具有其底部伸向上表面202與下導電層216之間的大約中間處。在另一個實施例中，第一槽224可具有其底部伸向基本上靠近或伸到下導電層216處。
在形成了通路孔224後，用任何常規方法除去軟抗蝕層220，以便實質上不受影響地脫離硬抗蝕層215。在這一方法中，可將第一窗孔217用於形成適合於配置最終形成上覆金屬化層的槽。由於在形成第一槽224後沒有澱積ARC或光刻膠，所以，不可能形成上述的柵欄和與其相關的問題。現在參照圖5B，在上述的實施例中，可將第二各向異性刻蝕用於形成具有第一槽204′和第二槽204″的第二槽204，其中第一槽204′實質上延伸到下導電層216而把第二槽204″安排為形成所要求的上覆金屬化圖形。應注意的是，下導電層216可用作刻蝕中止層，在用於第二各向異性刻蝕過程中的等離子體一旦形成下導電層的預定量的構成材料顯示出來，就以此停止第二各向異性刻蝕過程。
在完成第二各向異性刻蝕和最後形成第二槽204結束之後，用剝離該結構的任何常規技術，除去硬抗蝕層215，如圖6所示。這時在工藝上，準備好待用任何適合的金屬化技術澱積金屬250形成該上覆金屬化層。在現有技術中金屬化技術為眾所周知，例如在VLSI工藝，2nd Edition,S.M.Sze1988 McGraw-Hill Publishing Company中已有說明。用以形成金屬化層的適當金屬和合金包括例如，鋁、銅、鎳、鉬、鎢、鉑、二鉭化矽、二鈦化矽，以及這些材料的其它合金。鋁、鋁合金如鋁矽、銅和鎢是常常用於互連金屬化的選擇材料。
金屬可用公知技術，例如化學汽相澱積法(CVD)、物理汽相澱積法(PVD)、或低壓化學汽相澱積法(LPCVD)進行澱積。就CVD、PVD和LPCVD法來說，選擇專用設備和工藝參數都是半導體加工領域技術人員能力所及的。澱積金屬(一般以疊層方式在整個層疊的半導體結構200的表面上)填充槽204的第一部分204′和第二部分204″，從而實質上同時產生上覆的金屬化層和使上覆的金屬化層與下導電層216互連的通路。
從圖5A和圖5B很明顯，第一和第二各向異性刻蝕與把第一槽224刻蝕到絕緣層201中去的深度有關。可以看出，如果第一各向異性刻蝕形成，使第一槽224延伸到接近下導電層216位置點，於是產生第二各向異性刻蝕一般將具有較短的刻蝕持續時間，因為導致分別修正第一部分204′和第二部分204″的必須刻蝕去的絕緣材料較少。這一性質實質上簡單地用增加或縮短進行刻蝕的時間的辦法修改形狀和結構，提供很多遠遠超過常規工藝的優點。
圖7是說明如圖6所示的層疊半導體結構的頂視圖，示出了與絕緣的間隔區域有關的通路相對位置。可能注意到，與絕緣間隔區201一致形成的通路形狀是由硬掩模215限定的，因此消除了明顯隨常規雙鑲嵌技術而來的侵蝕問題。配置通路204的性能如圖所示，改善了設計者定線和配置集成電路互連的能力，由於減少與絕緣間隔區201的的侵蝕有關的問題，而明顯增加通路之間間隔d2。
現在將按照由圖8說明的流程圖，詳細說明採用雙鑲嵌技術用自對準的通路，形成多層共平面金屬/絕緣膜的方法，可以包括下列各操作步驟。
在步驟810，提供一具有層疊的襯底，該層疊已配置在該襯底上邊。該層疊包括下器件層和配置在所述下器件層上邊的絕緣層。參照圖2，示出了該襯底為襯底218，以及示出了下器件層為導電層216。示出了絕緣層201，被配置在襯底218和下導電層216上邊。
在步驟815，在層疊上表面上邊澱積一層硬抗蝕層，使之具有已製成圖形的第一窗孔以限定上覆金屬化層，該第一窗孔實質上位於下導電層上邊。參照圖3，示出一層硬抗蝕層為硬抗蝕層215和示出該窗孔為第一窗孔217。
在步驟820，在硬抗蝕層上澱積軟抗蝕層，該軟抗蝕層包括小於和與該第一窗孔對準的第二窗孔，該第二窗孔用於形成與下導電層互連的通路。參照圖4，示出了該軟抗蝕層作為軟抗蝕掩模220且示出了其相關的窗孔作為第二窗孔219。
在步驟825，形成第一槽延伸到絕緣層的約中間位置處。如圖5A所示，該第一槽224實質上對準下導電層216且大約延伸到絕緣層201的中間位置處。但是，在有些情況下，可以允許，且甚至需要把第一槽224延伸到靠近或延伸到下導電層216處。
在步驟830，在除去軟抗蝕層後，實質上不影響該硬抗蝕層下，執行第二各向異性刻蝕以形成第二槽。該第二各向異性刻蝕利用下導電層作為刻蝕中止層而形成該結構，如圖5B所示。
在步驟835，除去硬抗蝕層和澱積金屬或其它導體材料，在所述槽中，實際上同時形成上覆金屬化層和到下導電層的有關通路互連。
通過利用所述的實行本發明的雙鑲嵌刻蝕以形成通路的方法，可以獲得許多優點。一個這樣的優點事實是，用如上所述的自對準通路的雙鑲嵌技術不會導致形成柵欄，因為在所有的光刻膠層和ARC材料(若有的話)澱積之後形成通路孔。
本發明的另一個優點涉及這一事實，最終通路的形狀實質上與由絕緣的間隔區形成的邊界以致。其一致性允許較狹窄的通路間隔而不存在與此前常規鑲嵌技術的問題。
本發明的許多特點和優點從寫成的說明中是顯然的，因而，要以權利要求書來概括本發明的所有這樣的特點和優點。進而，由於許多修改和改變對本領域技術人員將容易作出，所以不能要求把本發明限於如上所圖示和說明的確切結構和操作。故此，一切適當的修改和等同物都歸於本發明的範圍之內。
權利要求
1.一種通過配置在襯底上邊的層疊進行雙鑲嵌刻蝕的方法，所述層疊包括一下器件層，一配置在所述下器件層上邊的絕緣層，所述方法包括在所述絕緣層頂面上澱積一層硬抗蝕層，將所述硬抗蝕層製成圖形使得在所述硬抗蝕層中的第一窗孔位於所述下器件層上，所述第一窗孔合適地安排以限定上覆的金屬化層；在所述硬抗蝕層的頂面上澱積一層軟抗蝕層，將所述軟抗蝕層製成圖形以便形成小於且對準所述硬抗蝕層中的所述第一窗孔的第二窗孔；利用所述第二窗孔作為第一掩模窗孔在所述絕緣層的所述頂面中形成一槽，所述槽位於所述下器件層上且通過在所述槽底部的絕緣材料與其隔開；除去所述軟抗蝕層以致所述硬抗蝕層實質上不受影響；用所述第一窗孔作為第二掩模窗孔，通過刻蝕穿透在所述槽的底部的所述絕緣材料直至所述下器件層而形成通孔。
2.根據權利要求1所述的方法，其中，所述硬抗蝕劑是SiN。
3.根據權利要求2所述的方法，還包括在所述硬抗蝕劑的所述頂面上邊澱積消反射層，以便於所述刻蝕穿過所述軟抗蝕層和所述絕緣材料。
4.根據權利要求3所述的方法，還包括在所述刻蝕穿過所述硬抗蝕劑之前進行一所說消反射層的穿透刻蝕。
5.根據權利要求4所述的方法，其中，所述穿透刻蝕採用刻蝕劑源氣體，它包括N2。
6.根據權利要求3所述的方法，其中，所述槽具有一底部，所述底部從該絕緣層的該上表面的頂面延伸出一預定的距離。
7.根據權利要求6所述的方法，還包括按照選定刻蝕參數，刻蝕穿過在所述槽的所述底部處的所述絕緣材料。
8.根據權利要求7所述的方法，其中，至少所述選定參數之一包括使用包含C4F8的刻蝕劑源氣體。
9.根據權利要求7所述的方法，其中，所述選定的參數包括一定數量的O2刻蝕劑源氣體。
10.根據權利要求1所述的方法，其中，所述襯底是一矽片。
11.根據權利要求1所述的方法，其中，所述第一窗孔以反應離子刻蝕法獲得。
12.根據權利要求1所述的方法，其中，所述襯底應用於集成電路的製造。
13.根據權利要求1所述的方法，其中，所述襯底應用於動態隨機存取存儲器的製造。
14.一種形成使用於連接下器件層和上覆的層疊導體成形的通路的方法，所述上覆導體成形於配置在絕緣層中形成的槽內且由在所述槽的底部的絕緣材料與所述下器件層間隔，所述方法包括澱積一由氮氧化矽構成的硬掩模層，所述層具有與所述絕緣層的所述頂面上邊的所述槽相應的第一窗孔；在所述硬掩模層的頂面上澱積軟掩模層；所述軟掩模層具有與所述通路位置相應的第二窗孔；以及通過刻蝕，穿過在所述槽的所述底部處的所述絕緣材料至少直到所述下器件層形成通路。
15.根據權利要求14所述的方法，其中，穿過所述絕緣材料所述的刻蝕包括按照選定的刻蝕參數穿過在所述槽的所述底部處的所述絕緣材料的刻蝕。
16.根據權利要求15所述的方法，至少所述選定的參數之一包括使用包含C4F8的刻蝕劑源氣體。
17.根據權利要求15所述的方法，其中，至少所述選定的參數之一包括使用包含氧的刻蝕劑源氣體。
18.根據權利要求15所述的方法，其中，至少所述選定的參數之一包括使用包含氬和一氧化碳的刻蝕劑源氣體。
19.根據權利要求14所述的方法，還包括使導電材料澱積到所述通路和所述槽中形成所述上覆導體且使所述上覆導體與所述下器件層電耦合。
20.根據權利要求14所述的方法，其中，所述襯底應用於集成電路的製造。
21.一種生產使用於連接下器件層和上覆的層疊導體成形的自對準通路的方法，所述上覆導體成形於配置在絕緣層中形成的槽內且由在所述槽的底部的絕緣材料與所述下器件層間隔，所述方法包括澱積一硬抗蝕層，所述硬抗蝕層具有與所述絕緣層的所述頂面上邊的所述槽相應的第一窗孔；澱積一軟抗蝕層；所述軟抗蝕層具有與所述通路位置相應的且對準所述第一窗孔的第二窗孔；以及刻蝕穿過所述絕緣層形成第一槽，所述第一槽具有從所述絕緣層的所述頂面延伸到約為該絕緣層的中部的一距離；通過刻蝕穿過在所述第一槽的所述底部的所述絕緣材料至少直到所述下器件層形成通路。
22.根據權利要求21所述的方法，其中，所述襯底應用於集成電路的製造。
23.根據權利要求21所述的方法，其中，所述器件層是導電層。
24.根據權利要求21所述的方法，其中，所述器件層是摻雜的矽層。
全文摘要
一種已改進的應用自對準通路孔實行雙鑲嵌刻蝕穿過配置在襯底上層疊的方法。該層疊包括下導電層和配置在下導電層上的絕緣層。該方法包括下列操作步驟:在已製成圖形的絕緣層頂面上澱積一層硬抗蝕層,以便把在該硬抗蝕層中的第一窗孔定位在下器件層上。而後在該硬抗蝕層的頂面上澱積一層軟抗蝕層,該軟抗蝕層具有小於且對準第一窗孔和該下導電層的第二窗孔。然後在位於其上的絕緣層的頂面中形成由第一槽且以在該槽底部的絕緣材料與下器件層隔開。接著除去該軟抗蝕層而實質上不影響硬抗蝕層。通過刻蝕穿透槽底部的絕緣材料直至下器件層而形成通孔。
文檔編號H01L21/3065GK1215915SQ9811918
公開日1999年5月5日 申請日期1998年9月15日 優先權日1997年9月29日
發明者雷納·F·施納貝爾, 克勞斯·費爾德納 申請人:西門子公司