一種多屏拼接顯示系統的製作方法
2023-04-24 14:34:11 3
一種多屏拼接顯示系統的製作方法
【技術領域】
[0001]本實用新型涉及多屏拼接顯示設備研究領域，特別涉及一種多屏拼接顯示系統。
【背景技術】
[0002]拼接顯示系統，通常是由若干個顯示單元拼接而成，顯示單元可採用IXD顯示單元或者DLP顯示單元等，每個顯示單元物理尺寸可為55寸、67寸、甚至80寸等，單個顯示解析度可為1024 X 768060、1920 X 1080060等。通過多個顯示單元可拼接組成超大顯示屏。
[0003]拼接顯示系統為了在屏體上任意位置以窗口形式顯示，通常需接入多路輸入信號源，如圖1所示。該顯示系統包括a、b、c、d四個顯示單元，輸入信號源A(等同於一完整圖像)需同時在a、c兩個顯示單元上顯示，輸入信號源B(等同於另一完整圖像)需同時在a、b、c、d四個顯示單元上顯示。為了得到跨屏窗口，通常做法是將信號源通過DV1-D線纜環接起來，並採用一路線纜傳輸一路視頻信號的方式進行視頻信號的傳輸，如圖2所示。但由於環路中僅能傳輸一路信號，在多個信號同時跨窗口顯示時往往出現資源瓶頸，無法實現多個窗口同時跨屏顯不。
[0004]針對上述問題，研究人員已進行了相關研究，目前研究方向主要分為以下兩種:
[0005]—、採用一個視頻複合設備或者多屏拼接處理器，將多路輸入信號的視頻複合處理完畢後，再統一傳輸到各個顯示單元。該系統是通過額外增加一個多屏處理器設備來實現多路圖像的跨屏顯示，造成系統結構複雜，成本增加。
[0006]二、發明專利CN 103607573 A在多屏信號應用中對環路傳輸的信號容量進行了改進，採用「判斷-合併-重新分塊-傳輸」的方法對傳輸信道進行分時處理，如圖3所示，在單路鏈路中實現多路信號合併傳輸，提升了單路鏈路帶寬利用率。該方法的一個關鍵特徵在於需重新收集合併，重新劃分更小的傳輸周期進行工作。此方法具有兩大缺點，其一:由於在鏈路傳輸過程中是處於串行數據工作方式，當一個單元需要接收到所有的傳輸視頻路數時，至少需要一幀視頻數據的延時，這種延時將給多屏拼接信號處理的實時性帶來影響;其二，各個顯示單元間需重新劃分傳輸周期，因而對時鐘同步方面有更高的要求，實施過程複雜O
[0007]因此，提供一種實時性好、延時小、實現簡單的多屏拼接顯示系統具有重要的應用價值。
【實用新型內容】
[0008]本實用新型的目的在於克服現有技術的缺點與不足，提供一種多屏拼接顯示系統，該系統建立一封閉環型鏈路，基於FPGA進行環路收發處理，使得所構成的封閉環路處理是一個多級同步流水線結構，使得處理效率大大提升，處理延時小。
[0009]本實用新型的目的通過以下的技術方案實現:一種多屏拼接顯示系統，包括顯示屏，所述顯示屏由若干個顯示單元組成，根據各級顯示單元物理位置連接關係或者根據各級顯示單元發送先後邏輯順序首尾連接構成一個封閉環型鏈路，在所述封閉環型鏈路和顯示單元之間設置一視頻信號傳輸裝置；
[0010]所述視頻信號傳輸裝置包括視頻採集模塊、FPGA環路處理模塊、FPGA偵測模塊、ARM主控模塊和信號處理模塊，所述視頻採集模塊分別與FPGA環路處理模塊、ARM主控模塊、信號處理模塊相連，所述FPGA環路處理模塊分別與封閉環型鏈路、FPGA偵測模塊、信號處理模塊相連，所述FPGA偵測模塊與ARM主控模塊相連，所述ARM主控模塊與外部上位機通過網絡相連;所述信號處理模塊與顯示單元相連。
[0011]優選的，所述視頻採集模塊包括依次相連的採集子電路、編碼電路、封包電路和第一存儲器，所述第一存儲器分別與FPGA環路處理模塊、FPGA偵測模塊相連。封包電路封包後的數據為本地單元視頻數據包，該數據包存儲在第一存儲器內，根據FPGA偵測模塊的指令可以發送到封閉環型鏈路上，傳到其他的顯示單元。
[0012]更進一步的，所述採集子電路採用AD9388晶片。
[0013]更進一步的，所述編碼電路、封包電路採用Lattice公司的FPGA器件LFE2M20E-7FN484Co
[0014]更進一步的，所述第一存儲器採用DDR SDRAM，型號為ETRON公司EM6A9320B1-5MG。
[0015]優選的，所述FPGA環路處理模塊包括接收電路、發送電路、第一FIFO存儲器和第二FIFO存儲器，所述接收電路分別與封閉環型鏈路、第一 FIFO存儲器連接，所述發送電路分別與封閉環型鏈路、FPGA偵測模塊、第一 FIFO存儲器以及視頻採集模塊中的第一存儲器連接；所述第一 FIFO存儲器分別與FPGA偵測模塊、第二 FIFO存儲器、發送電路連接;所述第二 FIFO存儲器分別與FPGA偵測模塊、信號處理模塊連接。接收電路將封閉環型鏈路上傳來的數據進行解包、解碼後存放於第一 FIFO存儲器中，FPGA偵測模塊偵測第一 FIFO存儲器數據流中的識別碼，一旦是本級單元需接收的數據，則將第一 FIFO存儲器中的相關數據轉存到第二FIFO存儲器中，並從第二FIFO存儲器中提取所需顯示的視頻數據到信號處理模塊。發送電路根據FPGA偵測模塊偵測的結果指令，從第一 FIFO存儲器中或者視頻採集模塊中的第一存儲器中選擇本級需發送的相關數據，發送本級單元的所選擇的數據到封閉環型鏈路上。
[0016]更進一步的，所述第一FIFO存儲器深度為256級，採用24位存儲;所述第二FIFO存儲器深度為1024級，採用24位存儲。
[0017]更進一步的，所述FPGA環路處理模塊採用具備SERDES高速串行接口的FPGA器件LFE2M20E-7FN484Co
[0018]優選的，所述FPGA偵測模塊採用Lattice公司FPGA器件LFE2M20E-7FN484C。
[0019]優選的，所述ARM主控模塊採用具有網絡功能的ARM晶片。
[0020]更進一步的，所述ARM主控模塊上具有RJ45網絡接口，通過該接口與外部上位機相連，所述ARM主控模塊採用ATMEL的AT91RM9200晶片。
[0021]優選的，所述信號處理模塊採用具備SERDES高速串行接口的FPGA器件LFE2M20E-7FN484Co
[0022]優選的，所述視頻採集模塊的編碼電路、封包電路，所述FPGA環路處理模塊，所述FPGA偵測模塊以及所述信號處理模塊可以共用同一個FPGA器件LFE2M20E-7FN484C。
[0023]本實用新型與現有技術相比，具有如下優點和有益效果:
[0024]本實用新型通過根據顯示單元之間關係建立一封閉環型鏈路，在封閉環型鏈路和顯示單元之間設置一視頻信號傳輸裝置，該裝置是基於FPGA進行環路收發處理，使得所構成的封閉環路處理是一個多級同步流水線結構，使得處理效率大大提升，處理延時小。因此，相對於現有技術的處理方案，無需預先獲取圖像鏈路的圖像路數而重新分配發送時隙，進一步提升了圖像顯示的實時性，減少圖像時延；同時，在環路中無需重新調整傳輸周期，因而避免在時序同步處理上的複雜性。
【附圖說明】
[0025]為了更清楚地說明本實用新型實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見，下面描述的附圖僅僅是本實用新型的一些實施例，對於本領域普通技術人員來說，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖。
[0026]圖1是多屏拼接顯不時顯不應用窗口不意圖。
[0027]圖2是傳統方案中一路線纜傳輸一路視頻信號的原理示意圖。
[0028]圖3是本實施例所述裝置的原理結構示意圖。
[0029]圖4是本實施例所述裝置中視頻採集模塊的結構示意圖。
[0030]圖5是本實施例具體實現的一種硬體組成結構示意圖。
【具體實施方式】
[0031]下面結合實施例及附圖對本實用新型作進一步詳細的描述，但本實用新型的實施方式不限於此。
[0032]實施例1
[0033]參見圖3、5所示，本實施例給出了一種具體的多屏拼接顯示系統，該顯示系統包括顯示屏、視頻信號傳輸裝置和一封閉環型鏈路，所述顯示屏由若干個顯示單元組成，每個顯示單元都有一唯一的顯示單元身份識別碼。封閉環型鏈路根據各級顯示單元物理位置連接關係或者根據各級顯示單元發送先後邏輯順序首尾連接構成，所述視頻信號傳輸裝置設置在封閉環型鏈路和顯示單元之間。
[0034]本實施例中視頻信號傳輸裝置的結構參見圖3，包括視頻採集模塊、FPGA環路處理模塊、FPGA偵測模塊、ARM主控模塊和信號處理模塊，所述視頻採集模塊分別FPGA環路處理模塊、ARM主控模塊、信號處理模塊相連，所述FPGA環路處理模塊分別與封閉環型鏈路、FPGA偵測模塊、信號處理模塊相連，所述FPGA偵測模塊與ARM主控模塊相連，所述ARM主控模塊與外部上位機通過網絡相連;所述信號處理模塊與顯示單元相連。下面對各個模塊的結構和功能進行具體說明。
[0035]參見圖4，所述視頻採集模塊包括依次相連的採集子電路、編碼電路、封包電路和第一存儲器，採集子電路採集本級單元圖像信號，獲得本級單元的圖像數據以及圖像同步信號信息。在實際應用中，本領域技術人員根據需要可以設定圖像數據格式為RGB888，以24bits數據表示一個像素點格式；圖像同步信號為行同步信號和場同步信號，本實施例中採集子電路採用AD9388晶片實現。編碼電路用於將上述的圖像數據以及圖像同步信號信息(行同步信號、場同步信號以及RGB888圖像格式數據、顯示單元身份識別碼等)進行統一編碼。封包電路是對上述編碼完成的數據進行封包，同時為了後面的偵測識別以及環路傳輸，本領域技術人員根據現有技術可以將本級單元識別碼作為數據包起始字符，編碼電路中形成的數據作為數據包數據內容，採用環路單元鏈路邏輯數據表(記載封閉環型鏈路中各個顯示單元連接順序、各個顯示單元的單元身份識別碼)中的下一級單元身份識別碼作為數據包結束字符。第一存儲器用於存儲封包電路完成封包的數據信息，該存儲器分別與FPGA環路處理模塊、FPGA偵測模塊相連，在FPGA偵測模塊發出指令要將該存儲器中的數據信息向外發送時，該存儲器將數據通過FPGA環路處理模塊發送到封閉環型鏈路。本實施例中第一存儲器採用DDR SDRAM，型號為ETRON公司EM6A9320B1-5MG。
[0036]本實施例中，FPGA環路處理模塊採用Lattice公司具備SERDES高速串行接口的FPGA器件LFE2M20E-7FN484C。具體包括接收電路、發送電路、第一 FIFO存儲器和第二 FIFO存儲器，接收電路用於接收封閉環型鏈路中的高速串行數據，將其存放於深度為256級的24bits第一 FIFO存儲器中，FPGA偵測模塊偵測第一 FIFO存儲器數據流中的識別碼，一旦是本級單元需接收的數據，則將第一 FIFO存儲器中的相關數據轉存到深度為1024級的24bits的第二FIFO存儲器中，並從第二FIFO存儲器中提取所需顯示的視頻數據到信號處理模塊。發送電路用於向封閉環型鏈路發送高速串行數據。根據FPGA偵測模塊控制指令決定發送電路轉發第一 FIFO存儲器中的數據還是所述視頻採集模塊中封包電路得到的本地單元視頻數據包。上述方法可通過現有的技術手段實現。
[0037]本實施例中，FPGA偵測模塊與第一FIFO存儲器連接，用於讀取該存儲器中的數據流，偵測數據中的單元身份識別碼，根據單元身份識別碼做出是發送數據還是接收數據的指令。例如，本實施例的數據包中均包括本級單元身份識別碼和下一級單元身份識別碼，在判斷當前識別碼屬於本級單元需要接收的單元身份識別碼時，則FPGA偵測模塊發送控制命令到FPGA環路處理模塊中的第二 FIFO存儲器，將第一 FIFO存儲器中的數據信息轉存儲於第二 FIF1存儲器，在第二 FIFO存儲器中提取數據信息到本級顯示單元中顯示;如果偵測到本級單元身份識別碼，意味著上一個邏輯單元鏈路數據已發送完畢，需啟動本級單元數據的發送，FPGA偵測模塊發送控制命令到FPGA環路處理模塊中的發送電路，發送電路根據命令向封閉環形鏈路發送數據。
[0038]本實施例中，ARM主控模塊採用ATMEL的AT91RM9200晶片，通過RJ45網絡接口接收來自外部上位機的單元身份識別碼分配以及顯示窗口命令，用於單元身份識別碼管理，鏈路邏輯數據表管理和命令集管理。
[0039]本實施例中，所述信號處理模塊用於圖像縮放、疊加處理，將縮放疊加後的圖像信號傳輸到本級單元顯示設備顯示。
[0040]本實施例的硬體結構組成參見圖5，為了使裝置集成化程度更高，將視頻採集模塊中的編碼電路、封包電路、FPGA環路處理模塊、FPGA偵測模塊、信號處理模塊均固化在同一片FPGA邏輯處理器晶片，具體是採用Lattice公司具備SERDES高速串行接口的FPGA器件LFE2M20E-7FN484C。其中FPGA環路處理模塊使用FPGA模塊中的SERDES功能。通過上述硬體組成，可以實現環路收發處理，使得拼接顯示的處理效率大大提升，處理延時小，能更滿足拼接顯示等場合的應用需求。
[0041]上述實施例為本實用新型較佳的實施方式，但本實用新型的實施方式並不受上述實施例的限制，其他的任何未背離本實用新型的精神實質與原理下所作的改變、修飾、替代、組合、簡化，均應為等效的置換方式，都包含在本實用新型的保護範圍之內。
【主權項】
1.一種多屏拼接顯示系統，其特徵在於，包括顯示屏，所述顯示屏由若干個顯示單元組成，根據各級顯示單元物理位置連接關係或者根據各級顯示單元發送先後邏輯順序首尾連接構成一個封閉環型鏈路，在所述封閉環型鏈路和顯示單元之間設置一視頻信號傳輸裝置； 所述視頻信號傳輸裝置包括視頻採集模塊、FPGA環路處理模塊、FPGA偵測模塊、ARM主控模塊和信號處理模塊，所述視頻採集模塊分別與FPGA環路處理模塊、ARM主控模塊、信號處理模塊相連，所述FPGA環路處理模塊分別與封閉環型鏈路、FPGA偵測模塊、信號處理模塊相連，所述FPGA偵測模塊與ARM主控模塊相連，所述ARM主控模塊與外部上位機通過網絡相連;所述信號處理模塊與顯示單元相連。2.根據權利要求1所述的多屏拼接顯示系統，其特徵在於，所述視頻採集模塊包括依次相連的採集子電路、編碼電路、封包電路和第一存儲器，所述第一存儲器分別與FPGA環路處理模塊、FPGA偵測模塊相連。3.根據權利要求2所述的多屏拼接顯示系統，其特徵在於，所述採集子電路採用AD9388晶片; 所述編碼電路、封包電路採用Lat t i ce公司的FPGA器件LFE2M20E-7FN484C ； 所述第一存儲器採用DDR SDRAM，型號為ETRON公司EM6A9320B1-5MG。4.根據權利要求1所述的多屏拼接顯示系統，其特徵在於，所述FPGA環路處理模塊包括接收電路、發送電路、第一 FIFO存儲器和第二 FIFO存儲器，所述接收電路分別與封閉環型鏈路、第一 FIFO存儲器連接，所述發送電路分別與封閉環型鏈路、FPGA偵測模塊、第一 FIFO存儲器以及視頻採集模塊中的第一存儲器連接;所述第一 FIFO存儲器分別與FPGA偵測模塊、第二 FIFO存儲器、發送電路連接;所述第二 FIFO存儲器分別與FPGA偵測模塊、信號處理模塊連接。5.根據權利要求4所述的多屏拼接顯示系統，其特徵在於，所述第一FIFO存儲器深度為256級，採用24位存儲;所述第二 FIFO存儲器深度為1024級，採用24位存儲。6.根據權利要求4所述的多屏拼接顯示系統，其特徵在於，所述FPGA環路處理模塊採用具備SERDES高速串行接口的FPGA器件LFE2M20E-7FN484C。7.根據權利要求1所述的多屏拼接顯示系統，其特徵在於，所述FPGA偵測模塊採用Latt i ce公司 FPGA 器件 LFE2M20E-7FN484C。8.根據權利要求1所述的多屏拼接顯示系統，其特徵在於，所述ARM主控模塊採用具有網絡功能的ARM晶片。9.根據權利要求8所述的多屏拼接顯示系統，其特徵在於，所述ARM主控模塊上具有RJ45網絡接口，通過該接口與外部上位機相連，所述ARM主控模塊採用ATMEL的AT91RM9200晶片。10.根據權利要求1所述的多屏拼接顯示系統，其特徵在於，所述視頻採集模塊的編碼電路、封包電路，所述FPGA環路處理模塊，所述FPGA偵測模塊以及所述信號處理模塊共用同一個 FPGA 器件 LFE2M20E-7FN484C。
【專利摘要】本實用新型公開了一種多屏拼接顯示系統，包括顯示屏，顯示屏由若干個顯示單元組成，構建一個封閉環型鏈路，在封閉環型鏈路和顯示單元之間設置一視頻信號傳輸裝置；視頻信號傳輸裝置包括視頻採集模塊、FPGA環路處理模塊、FPGA偵測模塊、ARM主控模塊和信號處理模塊，視頻採集模塊分別與FPGA環路處理模塊、ARM主控模塊、信號處理模塊相連，FPGA環路處理模塊分別與封閉環型鏈路、FPGA偵測模塊、信號處理模塊連接，FPGA偵測模塊與ARM主控模塊相連，ARM主控模塊與外部上位機通過網絡相連；信號處理模塊與顯示單元相連。本實用新型基於FPGA進行環路收發處理，使得所構成的封閉環路處理是一個多級同步流水線結構，使得處理效率大大提升，處理延時小。
【IPC分類】H04N7/18, H04N5/262
【公開號】CN205385561
【申請號】CN201620158634
【發明人】黃巧潔, 劉沛強
【申請人】黃巧潔
【公開日】2016年7月13日
【申請日】2016年3月2日