半導體存儲器系統、晶片和屏蔽該晶片中的寫數據的方法
2023-04-25 01:05:46
專利名稱：半導體存儲器系統、晶片和屏蔽該晶片中的寫數據的方法
技術領域：
本發明涉及半導體存儲器系統、半導體存儲器晶片，以及屏蔽寫數據信號的方法，以及更具體地說，涉及根據預定協議，存儲器系統和存儲器晶片適合於以信號幀的形式，串行傳送和接收數據、命令和地址信號流的配置。
背景技術：
在傳統的諸如SDR、DDR1-3之類的半導體存儲器系統和晶片中，與DRAM的寫屏蔽信息一起，並行傳送DRAM寫數據。後者傳送到存儲器陣列。數據屏蔽信息屏蔽一個直接不被寫入。
在未來的半導體存儲器系統中，例如，DRAM存儲器系統和存儲器晶片，將以非常高的頻率傳送數據。以串行的方式，基於幀傳送寫和讀數據。在數據能寫入存儲磁心(memory core)前，數據將存儲在中間數據緩衝器中。
在半導體存儲器系統和半導體存儲器晶片中執行寫數據屏蔽的幾種可能方法的研究和論述包括以信號幀的形式串行傳輸數據、命令和地址信號流。如果根據一個可能的方法，以不同於它們的數據屏蔽的幀傳送寫數據並由單獨的命令啟動以及在由它們自己的命令啟動的不同時間點發送寫屏蔽信息，在兩個中間數據緩衝器均傳送到存儲磁心前，產生需要該兩個中間數據緩衝器的問題，一個用於中間存儲寫數據，以及一個用於中間存儲寫數據屏蔽位。同時，該解決方案需要用於兩個中間數據緩衝器的單獨控制路徑，使設計複雜。
需要一種半導體存儲器系統、半導體存儲器晶片以及屏蔽寫數據的方法，其中，半導體存儲器晶片需要用於中間存儲寫數據和相關屏蔽位的一個緩衝器和一個控制路徑，以便簡化存儲器晶片內期望的存儲器晶片設計和控制方案。
發明內容
在第一示例性實施例中，具有存儲器控制器單元和至少一個半導體存儲器晶片的半導體存儲器系統包括發射和接收接口部分，用於分別經相應數據、命令和地址信號線，根據預定協議，以信號幀的形式向/從存儲器控制器和/或向/從另一相同存儲器晶片串行地傳送/接收數據、命令和地址信號流。該預定協議和半導體存儲器系統適合於傳送在一個寫數據/命令流內的各自相關寫數據單元附近的寫數據屏蔽位。該至少一個半導體存儲器晶片進一步包括存儲磁心、幀解碼器，配置為存儲磁心和接收接口部分間的接口，用於解碼從後者接收的幀信號，以及中間數據緩衝器，用於中間存儲由幀解碼器解碼和從之接收的寫數據，以並行傳送到存儲磁心。幀解碼器解碼寫數據屏蔽位以及將寫數據屏蔽位與在中間數據緩衝器中中間存儲的相關寫數據並行和同步地傳送到存儲磁心。
在第二示例性實施例中，具有存儲器控制器單元和至少一個半導體存儲器晶片的半導體存儲器系統包括發射和接收接口部分，用於分別經相應的數據、命令和地址信號線，根據預定協議，以信號幀的形式向/從存儲器控制器和/或向/從另一相同存儲器晶片串行地傳送/接收數據、命令和地址信號流。該預定協議和半導體存儲器系統傳送在一個寫數據/命令流內的各自相關寫數據單元附近的寫數據屏蔽位。至少一個半導體存儲器晶片進一步包括存儲磁心、幀解碼器，配置為存儲磁心和接收接口部分間的接口，用於解碼從後者接收的幀信號，以及中間數據緩衝器，具有寫數據存儲部分和屏蔽位存儲部分，用於組合地中間存儲由幀解碼器解碼並從之接收的寫數據和相關寫數據屏蔽位。中間數據緩衝器將在中間數據緩衝器中一起中間存儲的寫數據和相關寫數據屏蔽位同步且並行地傳送到存儲磁心。
在根據第一示例性實施例的半導體存儲器系統中，寫數據屏蔽位例如被包括並在由幀解碼器解碼的「寫入磁心」命令幀內從接收接口部分傳送到幀解碼器以便指示中間數據緩衝器傳送中間存儲的寫數據以及指示幀解碼器向存儲磁心並行傳送相關寫數據屏蔽位。
在根據第二示例性實施例的半導體存儲器系統中，寫數據屏蔽位例如被包括並在至少一個寫數據幀內從接收接口部分傳送到幀解碼器。幀解碼器將與各個寫數據單元並行和關聯的寫數據屏蔽位的每一位傳送到中間數據緩衝器並中間存儲在中間數據緩衝器中。
在本發明的另一方面中，根據第一示例性實施例的半導體存儲器晶片包括發射和接收接口部分，用於分別經相應的數據、命令和地址信號線，根據預定協議，以信號幀的形式向/從存儲器控制器和/或向/從另一相同存儲器晶片串行地傳送/接收數據、命令和地址信號流。該預定協議和半導體存儲器系統晶片傳送在一個寫數據/命令流內的各自相關寫數據單元附近的寫數據屏蔽位。半導體存儲器晶片進一步包括存儲磁心、幀解碼器，配置為存儲磁心和接收接口部分間的接口，用於解碼從後者接收的幀信號，以及中間數據緩衝器，用於中間存儲由幀解碼器解碼和從之接收的寫數據，以並行傳送到存儲磁心。幀解碼器解碼寫數據屏蔽位以及將寫數據屏蔽位與在中間數據緩衝器中中間存儲的相關寫數據並行和同步地傳送到存儲磁心。
在本發明的另一方面中，根據第二示例性實施例的半導體存儲器晶片包括發射和接收接口部分，用於分別經各自的數據、命令和地址信號線，根據預定協議，以信號幀的形式向/從存儲器控制器和/或向/從另一相同存儲器晶片串行地傳送/接收數據、命令和地址信號流。該預定協議和半導體存儲器系統傳送在一個寫數據/命令流內的各自相關寫數據單元附近的寫數據屏蔽位。該至少一個半導體存儲器晶片進一步包括存儲磁心、幀解碼器，配置為存儲磁心和接收接口部分間的接口，用於解碼從後者接收的幀信號，以及中間數據緩衝器，具有寫數據存儲部分和屏蔽位存儲部分，用於組合地中間存儲幀解碼器解碼和從之接收的寫數據和相關寫數據屏蔽位。中間數據緩衝器將在中間數據緩衝器中一起中間存儲的寫數據和相關寫數據屏蔽位同步且並行地傳送到存儲磁心。
在根據第一實施例的半導體存儲器晶片中，寫數據屏蔽位被包括並在由幀解碼器解碼的「寫入磁心」命令內從接收接口部分傳送到幀解碼器以便指示中間數據緩衝器傳送中間存儲的寫數據以及指示幀解碼器將相關寫數據屏蔽位並行地傳送到存儲磁心。在根據第二示例性實施例的半導體存儲器晶片中，在至少一個寫數據幀內，寫數據屏蔽位被包括並從接收接口部分傳送到幀解碼器，以及幀解碼器適合於與各個寫數據單元並行和關聯的寫數據屏蔽位的每一位傳送到中間數據緩衝器並中間存儲在中間數據緩衝器中。
在上文的本半導體存儲器系統和半導體存儲器晶片中，每一寫數據屏蔽位被提供用於屏蔽一字節的寫數據，即，一個寫數據單元包括一字節。
一種通過寫數據屏蔽位，屏蔽寫數據的方法包括根據預定協議，以信號幀的形式一個數據/命令流內將寫數據屏蔽位和待屏蔽的分別相關聯的寫數據單元兩者密切相關和相互關聯地串行傳送到半導體存儲器晶片，通過幀解碼器解碼寫數據單元和相關寫數據屏蔽位的幀，將所解碼的寫數據單元和相關寫數據屏蔽位同步和並行地傳送到存儲磁心，通過所傳送的一個相關寫數據屏蔽位，屏蔽存儲磁心中的寫數據的相應單元。半導體存儲器晶片包括存儲磁心和幀解碼器。
根據第一示例性實施例，在通過將解碼的寫數據單元和相關寫數據屏蔽位並行傳送到存儲磁心從而傳送寫數據單元和相關寫數據屏蔽位之前，中間存儲由幀解碼器解碼的寫數據單元。
可替換地，在第二示例性實施例中，屏蔽方法不僅中間存儲寫數據單元，而且與分別解碼的寫數據單元相關聯地中間存儲每個解碼的寫數據屏蔽位。
與公共同步時鐘信號同步地執行本發明的屏蔽方法的解碼和傳送。
同步時鐘信號優選是幀時鐘信號。可替換地，屏蔽方法的解碼和傳送使用具有比幀時鐘信號更高頻率的同步時鐘信號，但與幀時鐘信號相位對齊。
半導體存儲器系統、存儲器晶片和屏蔽方法將寫數據單元和相關數據屏蔽位結合成一個數據流，以便相對應的相關數據屏蔽接近其數據單元(數據字節)。用這種方法，能串並轉換寫數據流，以及需要更少控制。中間數據緩衝器可以是組合的寫數據和寫數據屏蔽緩衝器。例如，以相鄰關係，密切相關地包含寫數據和屏蔽位從而能一起處理兩者的幀協議導致寫數據路徑的更容易實現。
半導體存儲器系統、存儲器晶片和屏蔽方法的其他和另外的特徵和方面從下述說明書將更顯而易見。
包含在說明書中並構成說明書的一部分的
半導體存儲器系統、存儲器晶片和屏蔽方法的示例性實施例，以及結合上面給出的概述以及下文給出的詳細描述，用來解釋本發明的原理。即使本半導體存儲器系統和屏蔽方法主要針對DRAM存儲器晶片的使用，本發明的原理能同樣地應用於使用除DRAM晶片外的半導體存儲器晶片的半導體存儲器系統和屏蔽方法。
圖1示意性地描述半導體存儲器晶片內形成和包括寫數據/命令接收和解碼路徑的主要組件的部分的功能框圖。
圖2A-2E示意性地描述了根據本半導體存儲器系統、存儲器晶片和屏蔽方法的第一示例性實施例，順序地傳送和在中間數據緩衝器中中間存儲寫數據單元的過程(圖2A-2D)以及將中間存儲的寫數據單元與從「寫入磁心」命令幀解碼的數據屏蔽位一起，並行傳送到存儲磁心的過程(圖2E)。
圖3A-3E示意性地描述了根據本半導體存儲器系統、存儲器晶片和屏蔽方法的第二示例性實施例，與相關寫數據屏蔽位一起，傳送寫數據單元並中間存儲在中間數據緩衝器中，以及通過「寫入磁心」命令，並行傳送寫數據單元和寫數據屏蔽位到存儲磁心。
具體實施例方式
圖1示意性地描述形成存儲器磁心CORE和由半導體存儲器晶片的抗扭斜(deskew)DESK單元符號化的接收接口部分之間的接口的寫數據/命令接收和解碼部分的一部分，該半導體存儲器晶片包括發射接口部分(未示出)和接收接口部分DESK，用於經各自的數據、命令和地址信號線(未示出)，根據預定協議，以信號幀的形式分別向/從自存儲器控制器(未示出)和/或向/從另一同樣的存儲器晶片(未示出)串行地發射和接收數據、命令和地址信號流。該預定協議和存儲器晶片傳送在一個寫數據/命令流內的各個相關寫數據單元附近的寫數據屏蔽位。
在接收接口部分DESK和存儲磁心CORE之間，形成寫數據/命令接收和解碼部分的電路部分包括為解碼從接收接口部分DESK所接收的幀信號而配置的幀解碼器FD和為中間存儲由幀解碼器FD解碼和從之接收的寫數據單元而配置的中間數據緩衝器IDB。將在中間數據緩衝器IDB中中間存儲的寫數據單元並行地傳送到存儲磁心CORE。
根據本半導體存儲器晶片的第一示例性實施例，幀解碼器FD解碼從在一個寫數據/命令流內的相關寫數據單元附近的接收接口部分DESK傳送的寫數據屏蔽位DM以及並行並與在中間數據緩衝器IDB中中間存儲的相關寫數據單元同步地，將寫數據屏蔽位DM傳送到存儲磁心CORE。即，根據本實施例，IDB中間存儲從幀解碼器FD所解碼並順序傳送的寫數據單元。幀解碼器FD接收在命令幀「寫入磁心」內的寫數據屏蔽位DM，允許IDB傳送中間存儲的寫數據單元。與從IDB到CORE的寫數據單元的傳送並行和同步地，FD傳送寫數據屏蔽位DM。在圖1中，根據第一示例性實施例，用於將寫數據屏蔽位從FD傳送到CORE的路徑表示為「DM」並用虛線畫出。通過同步時鐘信號，例如幀時鐘信號fr_clk，但也可以是具有比幀時鐘信號更高的頻率的同步時鐘信號，但相位與幀時鐘信號對齊，使FD、IDB的操作以及寫數據單元和寫數據屏蔽位DM中的每一個的傳送同步。
圖2A-2E示意性地描述根據本半導體存儲器晶片和本屏蔽方法的第一示例性實施例，將包括在第一至第四數據幀中的四個寫數據單元，從FD到IDB的順序傳送(過程步驟1-4，圖2A-2D)，以及將中間存儲的四個寫數據單元從IDB到CORE的傳送(圖2E)，以及相關寫數據屏蔽位從FD到CORE的並行和同步傳送。這些動作通過同步幀時鐘信號fr_clk同步。
可替換地，圖3A-3E示意性地描述了在中間數據緩衝器IDB內中間存儲從幀解碼器FD解碼和傳送的第一至第三寫數據單元和數據屏蔽位(過程步驟1-4，圖3A-3D)，以及與同步幀時鐘信號fr_clk同步，中間存儲的寫數據單元和中間存儲的數據屏蔽位DM從IDB到CORE的並行傳送(圖3E)。即，IDB包括用於存儲寫數據單元的寫數據存儲部分和用於存儲數據屏蔽位DM的屏蔽位存儲部分。
與圖2E所述的過程步驟相同，通過由幀解碼器FD解碼的命令「寫入磁心」，使能或啟動圖3E所示的過程步驟。
上述第一和第二示例性實施例和屏蔽方法的相應的第一和第二示例性實施例的先決條件是，串行傳送和接收以信號幀形式的數據、命令和地址信號流所基於的預定協議以及使用半導體存儲器晶片的當前第一和第二示例性實施例的半導體存儲器系統傳送在一個寫數據/命令流內的分別相關的寫數據單元鄰近的寫數據屏蔽位。
根據本發明的半導體存儲器系統能包括至少一個半導體存儲器晶片和存儲器控制單元。
根據本發明，通過寫數據屏蔽位屏蔽寫數據的方法包括根據預定協議，以數據幀的的形式密切相關和相互關聯地將一個數據/命令流內的寫數據屏蔽位和待屏蔽的各自相關的寫數據單元兩者傳送到半導體存儲器晶片；通過幀解碼器，解碼寫數據單元和相關寫數據屏蔽位的幀；將解碼的寫數據單元和相關的寫數據屏蔽位同步和並行地傳送到存儲磁心；以及由所傳送的一個相關寫數據屏蔽位屏蔽存儲磁心中的寫數據的相應單元。半導體存儲器晶片至少包括存儲磁心和幀解碼器。
儘管參考其具體實施例已經詳細地描述了本發明，但是對本領域的技術人員來說，在不背離其精神和範圍的情況下，可以做出各種改變和改進。例如，一些或全部主題可以體現為軟體、硬體或其組合。因此，本發明意圖覆蓋本發明的改進和改變，假定它們落在附加權利要求和它們的等效的範圍內的話。
權利要求
1.一種半導體存儲器系統，包括存儲器控制器單元；以及至少一個半導體存儲器晶片，所述至少一個半導體存儲器晶片包括發射和接收接口部分，用於分別經各自的數據、命令和地址信號線，根據預定協議，以信號幀的形式向/從所述存儲器控制器單元和/或向/從另一相同存儲器晶片串行地傳送/接收數據、命令和地址信號流，所述預定協議和所述半導體存儲器系統傳送在一個寫數據/命令流內的各個相關寫數據單元附近的寫數據屏蔽位，所述至少一個半導體存儲器晶片進一步包括存儲磁心；幀解碼器，配置為所述存儲磁心和所述接收接口部分間的接口，用於解碼從所述接收接口部分接收的幀信號；以及中間數據緩衝器，用於中間存儲由所述幀解碼器解碼並從中接收的寫數據，以並行傳送到存儲磁心，所述幀解碼器解碼寫數據屏蔽位以及將寫數據屏蔽位與在所述中間數據緩衝器中中間存儲的相關寫數據並行和同步地傳送到所述存儲磁心。
2.如權利要求1所述的半導體存儲器系統，其中，每一寫數據屏蔽位屏蔽寫數據的一個字節。
3.如權利要求1所述的半導體存儲器系統，其中，在由所述幀解碼器解碼的「寫入磁心」命令幀內，寫數據屏蔽位被包括並從所述接收接口部分傳送到所述幀解碼器以便指示所述中間數據緩衝器傳送中間存儲的寫數據以及指示所述幀解碼器將相關寫數據屏蔽位並行地傳送到存儲磁心。
4.一種半導體存儲器系統，包括存儲器控制器單元；以及至少一個半導體存儲器晶片，所述至少一個半導體存儲器晶片包括發射和接收接口部分，用於分別經各自的數據、命令和地址信號線，根據預定協議，以信號幀的形式向/從所述存儲器控制器單元和/或向/從另一相同存儲器晶片的串行地傳送/接收數據、命令和地址信號流，所述預定協議和所述半導體存儲器系統傳送在一個寫數據/命令流內的分別相關的寫數據單元附近的寫數據屏蔽位，所述至少一個半導體存儲器晶片進一步包括存儲磁心；幀解碼器，配置為所述存儲磁心和所述接收接口部分間的接口，用於解碼從所述接收接口部分接收的幀信號；以及中間數據緩衝器，具有寫數據存儲部分和屏蔽位存儲部分，用於組合地中間存儲幀解碼器解碼和從中接收的寫數據和相關寫數據屏蔽位，中間數據緩衝器將在所述中間數據緩衝器中一起中間存儲的寫數據和相關寫數據屏蔽位同步且並行地傳送到存儲磁心。
5.如權利要求4所述的半導體存儲器系統，其中，在至少一個寫數據幀內，寫數據屏蔽位被包括並從所述接收接口部分傳送到所述幀解碼器，以及所述幀解碼器將寫數據屏蔽位的每一位與各自寫數據單元並行和關聯地傳送到所述中間數據緩衝器並中間存儲在所述中間數據緩衝器中。
6.如權利要求4所述的半導體存儲器系統，其中，每一寫數據屏蔽位屏蔽一字節的寫數據。
7.一種半導體存儲器晶片，包括發射和接收接口部分，用於分別經各自的數據、命令和地址信號線，根據預定協議，以信號幀的形式向/從一個存儲器控制器和/或向/從另一相同存儲器晶片的串行地傳送/接收數據、命令和地址信號流，所述預定協議和所述半導體存儲器晶片傳送在一個寫數據/命令流內的分別相關的寫數據單元附近的寫數據屏蔽位，所述半導體存儲器晶片進一步包括存儲磁心；幀解碼器，配置為所述存儲磁心和所述接收接口部分間的接口，用於解碼從所述接收接口部分接收的幀信號；以及中間數據緩衝器，用於中間存儲由所述幀解碼器解碼和從中接收的寫數據，以並行傳送到存儲磁心，所述幀解碼器解碼寫數據屏蔽位以及將寫數據屏蔽位與在所述中間數據緩衝器中中間存儲的相關寫數據並行和同步地傳送到所述存儲磁心。
8.如權利要求7所述的半導體存儲器晶片，其中，每一寫數據屏蔽位屏蔽寫數據的一個字節。
9.如權利要求7所述的半導體存儲器晶片，其中，在由所述幀解碼器解碼的「寫入磁心」命令幀內，寫數據屏蔽位被包括並從所述接收接口部分傳送到所述幀解碼器以便指示所述中間數據緩衝器傳送中間存儲的寫數據以及指示所述幀解碼器將相關寫數據屏蔽位並行地傳送到存儲磁心。
10.一種半導體存儲器晶片，包括發射和接收接口部分，用於分別經各自的數據、命令和地址信號線，根據預定協議，以信號幀的形式向/從一個存儲器控制器和/或向/從另一相同存儲器晶片串行地傳送/接收數據、命令和地址信號流，所述預定協議和所述半導體存儲器晶片傳送在一個寫數據/命令流內的分別相關的寫數據單元附近的寫數據屏蔽位，所述半導體存儲器晶片進一步包括存儲磁心；幀解碼器，配置為所述存儲磁心和所述接收接口部分間的接口，用於解碼從所述接收接口部分接收的幀信號；以及中間數據緩衝器，具有寫數據存儲部分和屏蔽位存儲部分，用於組合地中間存儲幀解碼器解碼和從中接收的寫數據和相關寫數據屏蔽位，中間數據緩衝器將在所述中間數據緩衝器中一起中間存儲的寫數據和相關寫數據屏蔽位同步且並行地傳送到存儲磁心。
11.如權利要求10所述的半導體存儲器晶片，其中，在至少一個寫數據幀內，寫數據屏蔽位被包括並從所述接收接口部分傳送到所述幀解碼器，以及所述幀解碼器將寫數據屏蔽位的每一位與各自的寫數據單元並行和關聯地傳送到所述中間數據緩衝器並中間存儲在所述中間數據緩衝器中。
12.如權利要求10所述的半導體存儲器晶片，其中，每一寫數據屏蔽位屏蔽一字節的寫數據。
13.一種通過寫數據屏蔽位屏蔽寫數據的方法，所述方法包括根據預定協議，以信號幀的形式，密切相關和相互關聯地將一個數據/命令流內的寫數據屏蔽位和待屏蔽的分別相關的寫數據單元串行傳送到半導體存儲器晶片，所述半導體存儲器晶片包括存儲磁心和幀解碼器；通過所述幀解碼器，解碼寫數據單元和相關寫數據屏蔽位的幀；將所解碼的寫數據單元和相關寫數據屏蔽位同步和並行地傳送到所述存儲磁心；以及通過所傳送的一個相關寫數據屏蔽位，屏蔽所述存儲磁心中的寫數據的相應單元。
14.如權利要求13所述的方法，其中，通過所述幀解碼器解碼寫數據單元和相關寫數據屏蔽位的幀包括在將寫數據單元並行傳送到存儲磁心前，中間存儲由所述幀解碼器解碼的多個寫數據單元。
15.如權利要求14所述的方法，其中，所述中間存儲與分別解碼的寫數據單元相關聯地，中間存儲每個解碼的寫數據屏蔽位。
16.如權利要求13所述的方法，其中，寫數據單元包括一字節的寫數據。
17.如權利要求13所述的方法，其中，與公共同步時鐘信號同步地，分別執行解碼和傳送。
18.如權利要求13所述的方法，其中，與幀時鐘信號同步地，分別執行解碼和傳送。
全文摘要
在半導體存儲器系統、晶片和屏蔽寫數據的方法中，根據預定協議，以信號幀的形式串行地傳送數據、命令和地址信號流。半導體存儲器系統和預定協議適合用來在一個寫數據/命令流內以與分別相關的寫數據單元密切相關地傳送寫數據屏蔽位。半導體存儲器晶片的接收接口和存儲磁心間的接口部分包括幀解碼器和中間數據緩衝器。
文檔編號G11C11/00GK1925057SQ20061012662
公開日2007年3月7日 申請日期2006年8月30日 優先權日2005年8月30日
發明者P·瓦爾納, A·謝菲爾, T·海因 申請人:奇夢達股份公司