一種基於桌球機制的fpga與dsp數據傳輸系統的製作方法
2023-04-25 05:13:36
專利名稱：一種基於桌球機制的fpga與dsp數據傳輸系統的製作方法
技術領域：
本發明涉及高速數據傳輸領域，具體涉及一種基於桌球機制的FPGA與DSP數據傳輸系統，尤其適用於FPGA與DSP之間的圖像數據高速傳輸。
背景技術：
長期以來，高速圖像傳輸與處理的工作大多在微型計算機上採用單機或機群聯合機制執行。專用計算機的微處理器只是面向通用應用層面，對高速數字處理這種特殊的數據密集型的應用效率不高。同時，機群工作方式存在功耗大，系統複雜等問題，使得它的應用受到了限制。而採用DDR作為接口的FPGA和DSP協同作業方式實現高速信號傳輸與處理成為最近幾年的熱門。該類系統具有靈活、實用、可靠等特點，目前有很多基於這種架構的案例。 申請號為201010590964. 8的中國發明專利公開了一種FPGA通過DDR2接口與DSP通信的方法及裝置。此方法中，根據DDR2控制器的讀寫命令以及時序配置生成晶片自身所使用的讀寫時序，在所述讀寫時序執行所述命令指示的讀寫操作。從而通過DDR2接口代替原來的高速串行總線接口，實現FPGA與DSP的通信，降低數據傳輸實現成本。申請號為200920109021. I的中國發明專利公開了一種涉及雙通道數字射頻存儲板，其中就有DDR2存儲模塊、FPGA採集控制模塊、DSP通信控制模塊等。DDR2有兩個子模塊，分別與FPGA採集控制模塊和DSP通信控制模塊相連。該技術可實現較高頻率信號的存儲及傳輸功能，廣泛應用於雷達和電子戰對抗領域。但上述兩種方案均採用DDR2 SDRAM的單總線傳輸方式，效率低，難以適應高速數據的傳輸要求。
發明內容
本發明的目的在於提供一種基於桌球機制的FPGA與DSP數據傳輸方法，實現FPGA與DSP之間的高效數據通信。一種基於桌球機制的FPGA與DSP數據傳輸系統，包括雙通道切換開關、FPGA, DSP和兩存儲器，FPGA控制雙通道切換開關的開關狀態以實現第一讀寫通道和第二讀寫通道的交替進行，從而實現數據的交叉存儲與讀取；所述第一讀寫通道為FPGA將自身緩存的當前數據寫入第一存儲器，同時DSP從第二存儲器讀取前一時刻寫入的數據；所述第二讀寫通道為FPGA將自身緩存的當前數據寫入第二存儲器，同時DSP從第一存儲器讀取前一時刻寫入的數據。所述雙通道切換開關採用CPLD實現。所述存儲器採用雙倍速率同步動態隨機存儲器DDR。本發明的有益效果是本發明基於桌球機制的雙通道數據存儲和讀取方式，是FPGA在往第一路存儲器中寫入數據的時候，DSP從第二路存儲器讀取數據；然後由雙通道切換開關切換DDR2 SDRAM雙通道，即控制FPGA向第二路存儲器中寫入數據，同時DSP往第一路存儲器讀取數據，實現數據的交替存儲與處理。本發明通過桌球的方式將連續圖像數據在兩塊DDR2 SDRAM之間輪番交替存儲和讀取，實現並行處理，有利於節省等待時間，提高數據傳輸效率。進一步，選用DDR作為FPGA與DSP之間數據緩存設備能極大提高整個系統效能。
圖I是本發明雙通道據傳輸的示意圖。
具體實施例方式下面結合附圖和實例進一步說明本發明的具體實施方式
。本發明基於桌球機制的FPGA與DSP數據傳輸系統，包括雙通道切換開關、FPGA,DSP和兩存儲器。本實例中，雙通道切換開關採用CPLD實現，存儲器採用第二代雙倍速率同步動態隨機存儲器DDR2 SDRAM。·在圖I中，雙通道的DDR2 SDRAM的設計採用了桌球機制的思想。即FPGA 3在往一路DDR2 SDRAM I中寫入數據的時候，DSP 4從另外一路的DDR2 SDRAM 2中讀取數據。然後由CPLD 5控制FPGA 3與DSP 4對DDR2 SDRAM I和2控制權的切換。由於DDR2 SDRAMI和2是單口器件(只有一套總線)，因此採用開關器件CPLD，作為兩路DDR2 SDRAM I和2的切換，以達到「多路復用」的功能。DDR2_CH1與DDR2_CH2代表兩路DDR2 SDRAMl和2，CPLD5中的兩組箭頭(一組細線箭頭6和7，一組粗線箭頭8)，細線箭頭6和7表示FPGA 3，DSP 4對原始的DDR2 SDRAMI和2的總線控制權狀態，粗線箭頭表示經過CPLD 5切換之後的FPGA 3，DSP 4對DDR2SDRAM I和2的總線控制權狀態。CPLD作為雙通道的DDR2 SDRAM的總線切換控制，硬體上由兩個通道的DDR2SDRAM (DDR2_CH1與DDR2_CH2)的數據線、地址線、控制信號線均連接到CPLD上，同時FPGA的DDR2 SDRAM接口信號線(數據線、地址線、控制信號線)也連接到CPLD上，DSP的EMIF接口連接到CPLD上；軟體上由CPLD控制切換雙通道的DDR2 SDRAM的總線，使FPGA和DSP交替從兩個通道的DDR2 SDRAM讀取和寫入數據。雙通道的切換時機當FPGA寫第一路DDR2 SDRAM完成，並且DSP讀另一路的DDR2SDRAM完成時，有一開關切換控制信號觸發，在該信號的上升沿處完成FPGA與DSP對前一時刻的DDR2 SDRAM總線控制權的切換。本領域的技術人員容易理解，以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種基於桌球機制的FPGA與DSP數據傳輸系統，包括雙通道切換開關、FPGA、DSP和兩存儲器，FPGA控制雙通道切換開關的開關狀態以實現第一讀寫通道和第二讀寫通道的交替進行，從而實現數據的交替存儲與讀取； 所述第一讀寫通道為=FPGA將自身緩存的當前數據寫入第一存儲器，同時DSP從第二存儲器讀取前一時刻寫入的數據； 所述第二讀寫通道為=FPGA將自身緩存的當前數據寫入第二存儲器，同時DSP從第一存儲器讀取前一時刻寫入的數據。
2.根據權利要求I所述的FPGA與DSP數據傳輸系統，其特徵在於，所述雙通道切換開關採用CPLD。
3.根據權利要求I所述的FPGA與DSP數據傳輸系統，其特徵在於，所述存儲器採用雙倍速率同步動態隨機存儲器DDR。
全文摘要
本發明提供了一種基於桌球機制的FPGA與DSP數據傳輸系統，包括雙通道切換開關、FPGA、DSP和兩存儲器，FPGA控制雙通道切換開關的開關狀態以實現第一讀寫通道和第二讀寫通道的交替進行，從而實現數據的交替存儲與讀取；所述第一讀寫通道為FPGA將自身緩存的當前數據寫入第一存儲器，同時DSP從第二存儲器讀取前一時刻寫入的數據；所述第二讀寫通道為FPGA將自身緩存的當前數據寫入第二存儲器，同時DSP從第一存儲器讀取前一時刻寫入的數據。本發明通過桌球的方式將連續數據在兩塊DDR2 SDRAM之間輪番交替存儲和讀取，節省等待時間，提高數據傳輸效率。
文檔編號G06F13/16GK102968394SQ20121040121
公開日2013年3月13日 申請日期2012年10月19日 優先權日2012年10月19日
發明者張旭明, 郭富民, 王垠琪, 李柳, 丁明躍, 熊有倫, 尹周平, 王瑜輝 申請人:華中科技大學