並行接口連接的方法和使用該方法的裝置的製作方法

2023-04-24 18:41:56 2

專利名稱：並行接口連接的方法和使用該方法的裝置的製作方法
技術領域：
本發明構思的實施例涉及接口連接技術，並且更具體地，涉及MAC-PHY接口連接 方法和執行該方法的裝置。
背景技術：
合併於2007年5月3日發布的MAC-PHY接口規範1. 02以作為參考。圖1圖解了通用管理接口的串行讀操作的時序圖。參見圖1，媒介訪問控制(MAC) 通過串行數據線SERIAL_DATA發送物理層(PHY)寄存器地址A[7:0]到物理層(PHY)以用 於串行操作。然後，PHY通過串行數據線SERIAL_DATA發送PHY寄存器數據D[7:0]到MAC。在事務的第一部分期間，MAC通過串行數據線SERIAL_DATA連續發送用於指示PHY 寄存器讀操作的開始的一比特SYNC 「1」、用於指示串行讀操作的一比特R/W 「1」、8比特的 PHY寄存器地址A[7:0]、和用於指示事務的第一部分的終止的一比特「0」到PHY。在向MAC 發送PHY寄存器數據D [7:0]之前的從0時鐘周期0*tMP到31時鐘周期31*taKP期間內， PHY通過串行數據線SERIAL_DATA發送比特「0」給MAC。在事務的第二部分期間，PHY通過串行數據線SERIAL_DATA連續發送用於指示PHY 寄存器數據的開始的一比特「1」、8比特的PHY寄存器數據D[7:0]、和用於指示事務的第二 部分的終止的一比特「1」到MAC。如圖1中所示，為執行一個串行讀操作，在MAC或PHY中 消耗的時鐘周期tMP在最壞情況下是52個時鐘周期(52 = 11+31+10)或者在最好情況下 是22個時鐘周期(22 = 11+1+10)。圖2圖解了通用管理接口的串行寫操作的時序圖。參見圖2，在一事務期間，MAC通 過串行數據線SERIAL_DATA連續發送用於指示PHY寄存器寫操作的開始的一比特SYNC" 1 」、 用於指示串行寫操作的一比特R/W 「0」、8比特的PHY寄存器地址A[7:0]、8比特的寫數據 D[7:0]、和用於指示該事務的終止的一比特「0」到PHY。如圖2所示，為執行一個串行寫操作，在MAC或PHY中消耗的時鐘周期tMP是19 個時鐘周期(19*t J，即19 = 10+0+9。如參見圖1和2所說明的，MAC和PHY消耗了大量 功率來執行串行讀/串行寫操作。另外，MAC和PHY需要串並轉換器(未示出)和並串轉 換器(未示出)來交換PHY寄存器數據和PHY寄存器地址。因此，需要大量邏輯以及門計 算來實現該串並轉換器和並串轉換器。

發明內容
本總的發明構思提供了一種並行接口連接的方法以及執行該方法的裝置，其能夠 消耗較少的功率，並減少不必要的邏輯和不必要的門計數。
本發明的一個示例實施例提供一種媒介訪問控制(MAC)-物理層(PHY)接口連接 方法，包括在地址階段中，由所述MAC通過並行數據總線發送PHY寄存器地址到所述PHY ； 並且在數據階段中，由所述MAC通過該並行數據總線發送寫數據到所述PHY，或由所述MAC 接收通過該並行數據總線從PHY輸出的讀數據。該MAC在兩個時鐘周期內發送該PHY寄存 器地址和該寫數據到PHY。本發明的一個示例實施例提供一種媒介訪問控制(MAC)-物理層(PHY)接口連接 方法，包括在地址階段中，由所述PHY通過並行數據總線接收從所述MAC輸出的PHY寄存 器地址；以及在數據階段中，由所述PHY通過該並行數據總線接收從所述MAC輸出的寫數據 或由所述PHY通過該並行數據總線發送讀數據到所述MAC。該PHY在一個時鐘周期內發送該讀數據到MAC。本發明的一個示例實施例提供一種半導體器件，包括寄存器；和寫電路，用於將 寫數據寫入到該寄存器的第一存儲區，所述寫數據是在數據階段中通過並行數據總線輸入 的，該第一存儲區由在地址階段中通過該並行數據總線輸入的寫地址指定。該地址階段和該數據階段被分別在一個時鐘周期中執行。該寫電路包括第一邏 輯門，用於邏輯操作初始化使能信號和讀/寫信號；發送控制電路，用於響應於該第一邏輯 門的輸出信號而控制通過該並行數據總線輸入的信號的發送；和多路分解器，用於響應於 該第一邏輯門的輸出信號而發送該發送控制電路的輸出信號到該寄存器或內部電路。該半導體器件可進一步包括讀電路，用於在數據階段中讀出存儲在該寄存器的 第二存儲區中的數據，以及通過該並行數據總線發送寫數據到外部設備，其中該第二存儲 區由在地址階段中通過該並行數據總線輸入的讀地址指定。該讀電路包括第一邏輯門，用於邏輯操作初始化使能信號和讀/寫信號；多路分 解器，用於響應於該第一邏輯門的輸出信號，而控制該讀數據或從內部電路輸出的數據的 發送；和發送控制電路，用於響應於該第一邏輯門的輸出信號，而控制該多路分解器的輸出 信號到該並行數據總線的發送。本發明的一個示例實施例提供一種媒介訪問控制(MAC)-物理層(PHY)接口，包 括並行數據總線，用於在數據階段中發送從MAC輸出的寫數據到該PHY，或發送從所述PHY 輸出的讀數據到該MAC;第一信號線，用於發送從MAC輸出的讀/寫信號到該PHY。該接口進 一步包括第二信號線，用於發送初始化使能信號到所述PHY，該初始化使能信號是從MAC 輸出的，並且指示初始化操作或者正常操作。該地址階段和數據階段被分別在一個時鐘周 期內執行。本發明的一個示例實施例涉及一種系統，包括:MAC，用於輸出地址、讀/寫信號、 初始化使能信號和寫數據；PHY，用於輸出讀數據；和接口，連接於該MAC和PHY之間。該接口包括並行數據總線，用於在地址階段中發送地址到PHY，以及發送寫數據 到PHY或發送讀數據到MAC ；第一信號線，用於發送讀/寫信號到該PHY ；以及第二信號線， 用於發送初始化使能信號到PHY。本發明的一個示例實施例涉及一種在寫操作期間的MAC的信號處理方法，包括 在時鐘信號的第一周期內，由該MAC通過並行數據總線發送寫地址到PHY ；並且在該時鐘信 號的第二周期內，由該MAC通過該並行數據總線發送寫數據到PHY。本發明的一個示例實施例涉及一種在讀操作期間的PHY的信號處理方法，包括在時鐘信號的一個周期內，由該PHY通過並行數據總線接收讀地址；並且，在數據總線的周轉時間過去後，在時鐘信號的一個周期內通過該並行數據總線發送從由該讀地址指定的寄 存器輸出的讀數據到該MAC。該數據總線的周轉時間從該時鐘信號的一個周期到31個周期。


從下面結合附圖進行的對實施例的描述，本總的發明構思的這些和/或其他方面 和優點將變得清楚和更加容易理解，在附圖中圖1圖解了通用管理接口的串行讀操作的時序圖；圖2圖解了通用管理接口的串行寫操作的時序圖；圖3圖解了根據一示例實施例的包括MAC-PHY接口的系統的示意性方框圖；圖4圖解了圖3所示的PHY的一示例實施例的方框圖；圖5圖解了圖4所示的檢測電路的電路圖；圖6圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化操 作的時序圖的一示例實施例；圖7圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化操 作的時序圖的另一示例實施例；圖8圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化操 作的時序圖的再一示例實施例；圖9圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化操 作的時序圖的仍一示例實施例；圖10圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時序圖的一示例實施例；圖11圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時序圖的另一示例實施例；圖12圖解了示出圖3所示的PHY的另一示例實施例的方框圖；圖13圖解了利用包括圖12所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作的時序圖的一示例實施例；圖14圖解了利用包括圖12所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時序圖的一示例實施例；以及圖15圖解了利用包括圖12所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時序圖的另一示例實施例。
具體實施例方式現在將詳細參考本總的發明構思的實施例，其示例被圖示在附圖中，其中，相同的 參考數字始終指代相同的元件。下面通過參照附圖來描述這些實施例以說明本總的發明構 )思ο圖3圖解了根據一示例實施例的包括MAC-PHY接口的系統的示意性方框圖。參見 圖3，基於WiMedia的系統10包括媒介訪問控制(MAC) 12、物理層(PHY) 14、和連接在MAC 12和PHY 14之間的接口 15。系統10可以是消費電子產品(CE)、包括移動通信裝置的手持設備、PC、通信系統或數據處理系統。根據實施例，系統10可具體化為半導體晶片或片上系統 (SoC)。另外，該MAC 12和PHY 14可分別具體化為分離的半導體晶片。接口 15包括控制接口 16、包含8位數據總線DATA[7:0]的數據接口 18、空頻道 檢測(Clear Channel Assessment, CCA)接口 20 和管理接口 22。傳輸各接口信號！ PHY_ RESET、SMI_data_Rd_Wr/TX_EN、RX_EN、PHY_ACTIVE、STOPC, PCLK, DATA_EN、CCA_STATUS 禾口 SMI_EN/SERIAL_DATA的各信號線可以具有一比特的帶寬。圖3中圖示了 8位數據總線DATA[7:0]，然而，用於在實施例的初始化操作期間傳 輸PHY寄存器地址或PHY寄存器數據的數據總線並不限於此。為了初始化PHY 14的PHY寄存器或生產商專用寄存器，MAC 12可以執行將PHY寄 存器數據(在下文中寫數據)寫到PHY寄存器中的操作(在下文中初始化寫操作)，或 將存儲在PHY寄存器中的PHY寄存器數據(在下文中讀數據)讀出的操作(在下文中初 始化讀操作)。該初始化寫操作和該初始化讀操作被稱為初始化操作或PHY寄存器初始化操作。 在某些實施例中，初始化寫操作可以被稱為並行軟體管理接口(SMI)寫操作，而初始化讀 操作可以被稱為並行SMI讀操作。相應地，初始化操作可以被稱為SMI操作。在初始化操作中，發送使能信號TX_EN通過控制接口 16的信號線17從MAC 12傳 輸到PHY 14。另外，在初始化操作中，通過數據總線DATA[7:0]傳輸PHY寄存器地址和PHY 寄存器數據，並且在正常操作中，通過數據總線DATA[7:0]傳輸有效載荷首部和有效載荷 數據。根據實施例，在圖1的串行讀操作或圖2的串行寫操作中，用於傳輸串行數據的串 行數據線SERIAL_DATA 23可被用作用於傳輸初始化使能信號SMI_EN的專用信號線。由此， 該初始化使能信號SMI_EN可在初始化操作中被使能而在正常操作中被禁止。如圖6到圖15所示，在初始化操作中，事務的傳輸各PHY寄存器地址WRITE ADDRl、WRITE ADDR2、READ ADDRl、READ ADDR2、Write Addr 和 Read Addr 的部分被稱為地 址階段，事務的傳輸各PHY 寄存器數據 WRITEDATA1、WRITE DATA2、READ DATAUREAD DATA2、 Write Data和ReadData的部分被稱為數據階段。在初始化操作的地址階段中，數據總線DATA [7 0]傳輸PHY寄存器地址，例如寫地 址或讀地址。在初始化操作的數據階段中，數據總線DATA[7:0]可以傳輸PHY寄存器數據， 例如寫數據或讀數據。另外，如圖10、11、14和15所示，在正常發送操作和正常接收操作中， 數據總線DATA[7:0]可以傳輸包含有效載荷首部和有效載荷數據的數據(或幀)。用於清零PHY 14的所有變量並將該PHY14復位到初始狀態的PHY復位信號！ PHY_RESET從MAC 12輸出到PHY 14。該PHY復位信號！ PHY_RESET與時鐘信號PCLK不同 步並且低電平有效。用於指示初始化讀操作/初始化寫操作的讀/寫信號SMI_data_Rd_Wr在初始化 操作中通過信號線17從MAC 12傳輸到PHY 14。另外，在正常操作中，用於將PHY 14置為 發送狀態的發送使能信號TX_EN通過信號線17從MAC12傳輸到PHY 14。排除睡眠狀態的 發送使能信號TX_EN同步於時鐘信號PCLK並且高電平有效。在正常操作中，用於將PHY 14 置為接收狀態的接收使能信號RX_EN從MAC 12傳輸到PHY 14，排除睡眠狀態的接收使能信號RX_EN與時鐘信號PCLK同步並且高電平有效。指示PHY 14是發送幀還是接收幀的PHY激活信號PHY_ACTIVE從PHY 14傳輸到MAC 12。在發送狀態中，PHY激活信號PHY_ACTIVE的上升沿指示在本地天線(未示出)上 的幀發送的開始，而PHY激活信號PHY_ACTIVE的下降沿指示整個幀被無線發送。此外，在 接收狀態，PHY激活信號PHY_ACTIVE的上升沿指示檢測到前同步信號的開始，而PHY激活 信號PHY_ACTIVE的下降沿指示在本地天線上接收到整個幀。該PHY激活信號PHY_ACTIVE 與時鐘信號PCLK同步且高電平有效。開/關信號STOPC指示待機狀態下時鐘信號PCLK的開/關。當沒有從MAC 12向 PHY 14輸出開/關信號STOPC時，時鐘信號PCLK變成有效，當向PHY 14輸出開/關信號 STOPC時，時鐘信號PCLK不變成有效。該開/關信號STOPC是可選信號。從PHY 14輸出到MAC 12的數據使能信號DATA_EN用於在發送狀態中向MAC 12 請求更多的數據，以及用於在接收狀態中向MAC 12指示在數據總線DATA[7:0]上具有有效 數據。該數據使能信號DATA_EN與時鐘信號PCLK同步且高電平有效。通過利用CCA接口 20的信號線，PHY 14可以向MAC 12輸出指示空頻道檢測(CCA) 狀態的CCA狀態指示信號CCA_STATUS。該CCA狀態指示信號CCA_STATUS與時鐘信號PCLK 同步並且高電平有效。依據本發明實施例的MAC 12可以通過管理接口 22的信號線23向 PHY 14發送用於指示初始化操作或正常操作的初始化使能信號SMI_EN。圖4圖解了圖3所示的PHY的方框圖。參見圖3和4，系統10包括MAC12、PHY 14、 MAC-PHY接口 15，該MAC-PHY接口 15連接在MAC 12和PHY 14之間並接口連接接口信號。 PHY 14包含寫電路30、讀電路40、檢測電路60和PHY寄存器70。在初始化寫操作的地址階段中，寫電路30接收和解碼通過數據總線DATA [7 0]輸 入的寫地址。在初始化寫操作的數據階段中，寫電路30將通過數據總線DATA[7:0]輸入的 寫數據寫入到由經解碼的寫地址指定的PHY寄存器70中。在初始化讀操作的地址階段中，寫電路30接收和解碼通過數據總線DATA [7 0]輸 入的讀地址。並且在初始化讀操作的數據階段中，讀電路40讀取由經解碼的讀地址指定的 PHY寄存器70中存儲的讀數據，並且通過數據總線DATA[7:0]向MAC 12發送讀數據。圖5圖解了圖4所示的檢測電路的電路圖。該檢測電路60包括鎖存電路61、第 三反相器63和第四AND門65，該鎖存電路61包含接收初始化使能信號SMI_EN的輸入端D 和用於輸出鎖存信號Q的輸出端Q。該鎖存電路61響應於PHY復位信號！ PHY_RESET而被 初始化，以及響應於時鐘信號PCLK而輸出根據初始化使能信號SMI_EN的電平的輸出信號 到第三反相器63。檢測電路60響應於時鐘信號PCLK而檢測初始化使能信號SMI_EN的電平，並且輸 出檢測信號DET。例如，該檢測電路60在地址階段輸出具有高電平的檢測信號DET，而在數 據階段輸出具有低電平的檢測信號DET。另外，該檢測電路60在正常操作中輸出具有低電 平的檢測信號DET。圖6圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化操 作的時序圖的一個示例實施例。例如，圖6圖解了兩個初始化操作的時序圖，比如，被連續 執行的第一初始化寫操作和第二初始化寫操作。在第一初始化寫操作和第二初始化寫操作 之間還存在周轉時間。該周轉時間對應一個時鐘信號PCLK的周期tMP或一個時鐘周期。
參見圖3到6，初始化寫操作或並行SMI寫操作可以被解釋如下首先，可以如下 說明第一初始化寫操作的地址階段正常發送操作使能信號NTOE和正常接收操作使能信 號MORE在初始化寫操作中變為低電平。當該初始化使能信號SMI_EN是高電平時，每一初 始化寫操作被執行。該讀/寫信號SMI_data_Rd_Wr在地址階段和數據階段中保持高電平。 相應地，根據具有高電平的讀/寫信號SMI_data_Rd_Wr，寫電路30的輸入驅動器35被使能 並且讀電路40的輸出驅動器53被禁止。當具有高電平的讀/寫信號SMI_data_Rd_Wr從MAC 12輸入到PHY 14的第一 AND 門31時，第一 AND門31輸出具有高電平的輸出信號。圖5的檢測電路60的鎖存電路61響應於具有高電平的初始化使能信號SMI_EN 和時鐘信號PCLK，通過具有低電平的輸出端Q輸出一個具有低電平的信號到第三反相器63 的輸入端。第四AND門65根據具有高電平的初始化使能信號SMI_EN和第三反相器63的 具有高電平的輸出信號，輸出具有高電平的檢測信號DET。第一 OR門33響應於第一 AND門 31的具有高電平的輸出信號、具有高電平的檢測信號DET和具有低電平的正常發送操作使 能信號ΝΤ0Ε，輸出具有高電平的輸出信號。連接到數據總線DATA[7:0]的輸入驅動器35響應於第一 OR門35的具有高電平 的輸出信號而被使能。因此，該輸入驅動器35可以將通過數據總線DATA[7:0]輸入的寫地 址WRITE ADDRl發送給第一多路分解器39。第二 OR門37可以響應於第一 AND門31的具 有高電平的輸出信號和具有高電平的檢測信號DET而輸出具有高電平的寫使能信號WE。第一多路分解器39可以響應於具有高電平的寫使能信號TO而將從輸入驅動器35 輸出的寫地址WRITE ADDRl發送給PHY寄存器70。依據實施例，寫電路30可進一步包括譯 碼器(未示出)，用於解碼從第一多路分解器39輸出的寫地址WRITE ADDRl0接著，可以如下說明初始化寫操作的數據階段。由於圖5的檢測電路60的鎖存電路61響應於時鐘信號PCLK而輸出具有高電平的 信號給第三反相器63的輸入端，所以第四AND門65可以響應於具有高電平的初始化使能 信號SMI_EN和第三反相器63的具有低電平的輸出信號而輸出具有低電平的檢測信號DET。第一 OR門33響應於第一 AND門31的具有高電平的輸出信號、具有低電平的檢測 信號DET和具有低電平的正常發送操作使能信號ΝΤ0Ε，輸出具有高電平的輸出信號。隨後， 響應於第一 OR門33的具有高電平的輸出信號，輸入驅動器35被使能。輸入驅動器35可 以將通過數據總線DATA[7:0]輸入的寫數據WRITE DATAl發送給第一多路分解器39。第二 OR門37響應於第一 AND門31的具有高電平的輸出信號和具有低電平的檢 測信號DET，輸出具有高電平的寫使能信號TO到第一多路分解器39。第一多路分解器39可以響應於具有高電平的寫使能信號WE，將通過輸入驅動器35輸入的寫數據WRITE DATAl發送給PHY寄存器70。依據實施例，寫電路30可進一步包 括寫驅動器(未示出)，用於寫入寫數據WRITEDATA1到由寫地址WRITE ADDRl指定的PHY 寄存器70上。輸入驅動器35和輸出驅動器53可以被分別實施為緩衝電路，其為發送控制 電路的一個實例。如圖6所示，可分別在時鐘信號PCLK的一個周期tMP或一個時鐘周期中執行地址 階段和數據階段。因此，可以在時鐘信號PCLK的兩個周期2*taKP或兩個時鐘周期中執行第 一初始化寫操作。
參見圖2和6，為執行圖2中所示的串行寫操作在MAC和PHY中消耗的時鐘信號 PCLK的時鐘周期是19個時鐘周期，而為執行依據本發明實施例的初始化寫操作在MAC 12 和PHY 14中消耗的時鐘信號PCLK的時鐘周期是2個時鐘周期。因此，與利用圖2中所示 的MAC-PHY接口連接方法在MAC和PHY中消耗的功率相比，利用本發明的MAC-PHY接口連 接方法在MAC 12和PHY 14中消耗的功率大大減少。此外，與利用圖2中所示的MAC-PHY接口連接方法的系統的存取時間相比，利用依據本發明實施例的MAC-PHY接口連接方法的系統10中用於訪問PHY寄存器的存取時間大 大減少。因此，與利用圖2中所示的MAC-PHY接口連接方法的系統的PHY引導時間相比，用 於初始化PHY寄存器70的PHY 14的引導時間大大減少。由於在初始化操作的地址階段和數據階段中通過數據總線DATA[7:0]並行傳輸 寫地址WRITE ADDRl和寫數據WRITE DATA1，所以MAC 12和PHY14各自不需要串並轉換器 和並串轉換器。由於不包含像串並轉換器和並串轉換器這樣的邏輯，所以MAC 12和PHY 14 可以具有縮減的尺寸。因此，通過消減像串並轉換器和並串轉換器這樣的邏輯，MAC 12和 PHY 14的門計算減少了。此外，由於消減了 MAC 12和PHY 14中的邏輯，所以MAC 12和PHY 14中消耗的功率減少了。如圖6中所示，當連續執行兩個初始化寫操作時，第一初始化寫操作和第二初始 化寫操作之間需要一個時鐘周期的周轉時間。在該周轉時間內，初始化使能信號SMI_EN是 低電平的。在每個初始化寫操作完成後，MAC 12輸出具有低電平的初始化使能信號SMI_EN 至IJPHY 14，以向PHY 14指示每個初始化寫操作已完成。由於第二初始化寫操作和第一初始 化寫操作基本上相同，所以可以如下簡單說明。在地址階段中，在時鐘信號PCLK的一個周期內，從MAC 12輸出的寫地址WRITE ADDR2被發送給PHY寄存器70，在數據階段中，在時鐘信號PCLK的一個周期內，從MAC 12 輸出的寫數據WRITE DATA2被寫入由寫地址WRITE ADDR2指定的PHY寄存器70上。圖7圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化操 作的時序圖的另一示例實施例。圖7圖解了兩個初始化操作的時序圖，即連續執行的初始 化寫操作和初始化讀操作。存在用於向PHY 14指示初始化寫操作的終止的周轉時間。該 周轉時間對應時鐘信號PCLK的一個周期。由於圖7中所示的初始化寫操作基本上和圖6中所示的初始化寫操作相同，所以 略去對其的說明。因此，參見圖3、4、5和7，如下說明初始化讀操作。當初始化使能信號SMI_ EN是高電平時，執行初始化讀操作。在地址階段和數據階段中的讀/寫信號SMI_data_Rd_ Wr具有低電平。首先，可以如下說明在地址階段中的PHY 14的操作。寫電路30的輸入驅動器35 響應於具有高電平的檢測信號DET而被使能，讀電路40的輸出驅動器53響應於具有高電 平的檢測信號DET而被禁止。然而，在數據階段中，寫電路30的輸入驅動器35響應於具有 低電平的檢測信號DET而被禁止，而讀電路40的輸出驅動器53響應於具有低電平的檢測 信號DET而被使能。第一 AND門31的輸出信號是低電平。具有低電平的讀/寫信號SMI_data_Rd_Wr 被輸入到第一反相器41的輸入端。因此，響應於具有高電平的初始化使能信號SMI_EN和第一反相器41的具有高電平的輸出信號，第二 AND門43輸出具有高電平的輸出信號。響應於讀/寫信號SMI_data_Rd_Wr和時鐘信號PCLK，圖5中的檢測電路60的鎖存電路61輸 出具有低電平的信號，並且連接鎖存電路61的輸出端Q的第三反相器63輸出具有高電平 的信號。因此，第四AND門65輸出具有高電平的檢測信號DET。響應於第一 AND門31的具有低電平的輸出信號、具有高電平的檢測信號DET和具 有低電平的正常發送操作使能信號ΝΤ0Ε，寫電路30的第一 OR門33輸出具有高電平的信 號。響應於第一 OR門33的具有高電平的信號而被激活的輸入驅動器35可以將通過數據 總線DATA[7:0]輸入的讀地址READADDR1發送到第一多路分解器39。響應於第一 AND門31的具有低電平的輸出信號和具有高電平的檢測信號DET，第 二 OR門37輸出具有高電平的寫使能信號TO。隨後，響應於該具有高電平的寫使能信號WE， 第一多路分解器39可以將從輸入驅動器35輸出的讀地址READ ADDRl發送給PHY寄存器 70。依據實施例，該寫電路30可進一步包括解碼器(未示出)，用於解碼從第一多路分解器 39輸出的讀地址READ ADDRl。響應於第二 AND門43的具有高電平的輸出信號RE和第二反相器45的具有低電 平的輸出信號，第三AND門47輸出具有低電平的信號。響應於第三AND門47的具有低電 平的輸出信號和具有低電平的正常接收操作使能信號NR0E，第三OR門49輸出具有低電平 的信號給輸出驅動器53。然後，該輸出驅動器53被禁止。響應於第二 AND門43的具有高電平的輸出信號RE，即讀使能信號，第二多路復用 器51連接第一輸入端1和輸出端。在和初始化寫操作不同的初始化讀操作的情況下，地址 階段和數據階段之間存在數據總線的周轉時間。數據總線周轉時間是將使用數據總線DATA[7:0]的所有權或權利從MAC12移交給 PHY 14所需的時間。該數據總線周轉時間最小是一個時鐘周期ltMP，最大是31個時鐘周 期31*t CLKP。
接著，以下將說明PHY 14在數據階段的操作。由於檢測電路60的鎖存電路61輸 出具有高電平的信號，所以第四AND門65輸出具有低電平的檢測信號DET。由此，響應於第 一 OR門33的具有低電平的輸出信號，每個OR門33和37輸出具有低電平的信號，且輸入 驅動器35被禁止。由於第二反相器45輸出具有高電平的信號，所以響應於第二 AND門43的具有高 電平的輸出信號和第二反相器45的具有高電平的輸出信號，第三AND門47輸出具有高電 平的信號給第三OR門49。因此，輸出驅動器53被使能。在地址階段中，響應於具有高電平的讀使能信號RE，第二多路復用器51將由讀地 址READ ADDRl指定的從PHY寄存器70輸出的讀數據READDATA1發送給輸出驅動器53。由 此，響應於時鐘信號PCLK，該被使能的輸出驅動器53可以將從第二多路復用器51輸出的讀 數據READ DATAl通過數據總線DATA[7:0]發送給MAC 12。當初始化讀操作結束時，MAC 12通過數據線23發送具有低電平的初始化使能信 號SMI_EN給PHY 14。由此，PHY 14能夠識別出該初始化讀操作的終止。圖8圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化操 作的時序圖的另一示例實施例。圖8圖解了執行兩個初始化操作，即第一初始化讀操作和 第二初始化讀操作的時序圖。在第一初始化讀操作和第二初始化讀操作之間存在數據總線的周轉時間。數據總線周轉時間是將使用數據總線DATA[7:0]的所有權或權利由PHY 14移交到MAC 12所需的時間，且對應於時鐘信號PCLK的一個周期。在第一初始化讀操作的地址階段中，MAC 12通過數據總線DATA[7:0]發送讀地址 READ ADDRl給PHY 14。在第一初始化讀操作的地址階段和第一初始化讀操作的數據階段 之間存在數據總線周轉時間。該數據總線周轉時間是從時鐘信號PCLK的一個周期(最小) 到31周期(最大)的時間段。在數據總線周轉時間過去後，在第一初始化讀操作的數據階段中，PHY14將從讀地 址READ ADDRl指定的PHY寄存器70中讀取的讀數據READDATA通過數據總線DATA[7:0] 發送給MAC 12。在第一初始化讀操作終止後，第二次初始化讀操作執行之前，MAC 12在時鐘信號 PCLK的一個周期中輸出具有低電平的初始化使能信號SMI_EN給PHY 14。在此，數據總線 DATA[7:0]的所有權從PHY 14轉移到MAC 12，而PHY 14識別出第一初始化讀操作的終止。 在第二初始化讀操作的地址階段中，MAC 12通過數據總線DATA [7 0]將讀地址READ ADDR2 發送到PHY14。在第二初始化讀操作的地址階段和第二初始化讀操作的數據階段之間存在 數據總線周轉時間。該數據總線周轉時間是從時鐘信號PCLK的一個周期(最小)到31周 期(最大)。在數據總線周轉時間過去後，在第二初始化讀操作的數據階段中，PHY14將從讀地 址READ ADDR2指定的PHY寄存器70中讀取的讀數據READDATA通過數據總線DATA[7:0] 發送給MAC 12。當第二初始化讀操作完成時，MAC 12輸出具有低電平的初始化使能信號 SMI_EN給PHY 14。由此，PHY14可以識別出第二初始化讀操作的終止。圖9圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化操 作的時間圖的另一實施例。圖9圖示了執行兩個初始化操作即初始化讀操作和初始化寫操 作的時序圖。在初始化讀操作和初始化寫操作之間存在數據總線的周轉時間。數據總線周轉時間是將使用數據總線DATA[7:0]的所有權或權利由PHY14移交到 MAC 12所需的時間，且對應於時鐘信號PCLK的一個周期。在初始化寫操作的地址階段中，享有數據總線DATA[7:0]使用權的MAC12通過該 數據總線DATA[7:0]將寫地址WRITE ADDRl發送給PHY 14。在初始化寫操作的地址階段 中，PHY 14將通過數據總線DATA[7:0]輸入的寫數據WRITE DATA寫入到由寫地址WRITE ADDRl指定的PHY寄存器70中。當初始化寫操作結束時，MAC 12輸出具有低電平的初始化 使能信號SMI_EN給PHY 14。由此，PHY 14可以識別出初始化寫操作的終止。圖10圖解了利用圖4所示的包含PHY的系統的MAC-PHY接口連接方法的初始化 操作和正常傳輸操作的時序圖的示例實施例。圖10圖示了用於說明連續執行的初始化寫 操作、正常發送操作和初始化讀操作的時序圖。在正常發送操作中，正常發送操作使能信號 NTOE是高電平，而正常接收操作使能信號NROE是低電平。為了執行初始化寫操作和初始化讀操作，MAC 12通過管理接口 22的信號線23輸 出具有高電平的初始化使能信號SMI_EN給PHY 14，而該MAC 12通過該管理接口 22的信 號線23輸出具有低電平的初始化使能信號SMI_EN給PHY 14以執行正常發送操作。此外， MAC 12通過控制接口 16的信號線17輸出具有高電平的讀/寫使能信號SMI_data_Rd_Wr 給PHY 14以執行初始化寫操作，而MAC 12在初始化寫操作完成後，通過控制接口 16的信號線17輸出具有低電平的讀/寫使能信號SMI_data_Rd_Wr給PHY 14。為執行正常發送操作，MAC 12通過控制接口 16的信號線17輸出具有高電平的發送使能信號TX_EN給PHY 14，通過控制接口 16的相應信號線輸出具有高電平的PHY激活信 號PHY_ACTIVE給PHY 14，還通過數據接口 18輸出數據使能信號DATA_EN給PHY 14。當數 據使能信號DATA_EN保持高電平時，MAC 12通過數據總線DATA [7 0]輸出有效載荷首部和 有效載荷數據給PHY 14。參見圖4，由於MAC 12通過管理接口 22的信號線23輸出具有低電平的初始化使 能信號SMI_EN給PHY 14，第一 AND門31輸出具有低電平的信號。此外，圖5的檢測電路 60輸出具有低電平的檢測信號DET。由於具有高電平的正常發送操作使能信號NTOE被輸 入給第一 OR門33，所以第一 OR門33輸出具有高電平的信號給輸入驅動器35。隨後，該被 使能的輸入驅動器35將通過數據總線DATA[7:0]輸入的有效載荷首部Payload Hdr和有 效載荷數據Payload Data發送給第一多路分解器39。響應於第一 AND門31的具有低電平的輸出信號和具有低電平的檢測信號DET，第 二 OR門37輸出具有低電平的寫使能信號WE給第一多路分解器39。由此，該第一多路分 解器39將通過輸入驅動器35輸入的有效載荷首部Payload Hdr和有效載荷數據Payload Data輸出到PHY 14的內部作為正常操作寫數據N0WD。隨後，PHY 14可以通過天線將有效 載荷首部Payload Hdr和有效載荷數據Payload Data發送到外部。在此，每個AND門43和47分別輸出具有低電平的信號。由此，響應於第三AND門 47的具有低電平的輸出信號和具有低電平的正常接收操作使能信號N0WD，第三OR門49輸 出具有低電平的信號給輸出驅動器53。因此，該輸出驅動器53被禁止。初始化讀操作的說 明和參見圖7到9的解釋是相同的。圖11圖解了利用包括圖4所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作和正常接收操作的時序圖的另一示例實施例。圖11圖示了用於說明連續執行的初始 化寫操作、正常接收操作和初始化讀操作的時序圖。在正常接收操作中，正常發送操作使能信號NTOE變為低電平，而正常接收操作使 能信號NROE變為高電平。為了執行初始化寫操作和初始化讀操作，MAC 12通過管理接口 22的信號線23輸出具有高電平的初始化使能信號SMI_EN給PHY 14，而MAC 12通過管理 接口 22的信號線輸出具有低電平的初始化使能信號SMI_EN給PHY 14，以執行正常接收操作。此外，為執行初始化寫操作，MAC 12通過控制接口 16的信號線17輸出具有高電 平的讀/寫使能信號SMI_data_Rd_Wr給PHY 14，且在初始化寫操作完成後，MAC 12通過控 制接口 16的信號線17輸出具有低電平的讀/寫使能信號SMI_data_Rd_Wr給PHY 14。為執行正常接收操作，MAC 12通過控制接口 16的信號線17輸出具有低電平的發 送使能信號TX_EN給PHY14，通過控制接口 16的相應信號線輸出具有高電平的PHY激活信 號PHY_ACTIVE給PHY 14，還通過數據接口 18的相應信號線輸出數據使能信號DATA_EN給 PHY 14。當該數據使能信號DATA_EN保持高電平時，該MAC 12可通過數據總線DATA[7:0] 從PHY 14接收有效載荷首部和有效載荷數據。參見圖4，由於MAC 12通過管理接口 22的信號線23輸出具有低電平的初始化使 能信號SMI_EN給PHY 14，第一 AND 31門輸出具有低電平的信號。此外，圖5的檢測電路60輸出具有低電平的檢測信號DET。輸入驅動器35響應於第一 OR門33的具有低電平的輸出信號而被禁止。第二多路分解器51響應於第二 AND門43的輸出信號而發送正常操作讀數據NORD 到輸出驅動器53，其中，所述正常操作讀數據是從PHY 14的內部或外部發送的。由於正常 接收操作使能信號NROE是高電平，所以第三OR門49輸出具有高電平的信號給輸出驅動器 53。該被使能的輸出驅動器53將通過第二多路分解器51輸入的正常操作讀數據NORD (即 有效載荷首部Payload Hdr和有效載荷數據)通過數據總線DATA [7:0]發送給MAC 12。圖12圖解了示出圖3所示的PHY的另一示例實施例的方框圖。參見圖3和12，系 統10可以包含MAC 12、PHY 14、被連接在MAC12和PHY14之間以連接接口信號的MAC-PHY 接口 15。PHY 14包括寫電路30、讀電路40和PHY寄存器70。參照圖3、6和12，在初始化寫操作的地址階段中，寫電路30接收和解碼通過數據 總線DATA[7:0]輸入的寫地址WRITE ADDRl0在初始化寫操作的數據階段中，該寫電路30 將通過數據總線DATA[7:0]輸入的寫數據WRITEDATA1寫入到由經解碼的寫地址指定的PHY 寄存器70中。圖13示出了利用包括圖12所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作的時序圖的示例實施例。圖13是用於說明連續執行的第一初始化讀操作和第二初始 化讀操作的時序圖。在第一初始化讀操作和第二初始化讀操作之間存在數據總線的周轉時 間。可參照附圖3、12和13如下解釋第一初始化讀操作。當初始化使能信號SMI_EN是高電平時，執行第一初始化讀操作。正常發送操作使 能信號NTOE和正常接收操作使能信號NROE是低電平。首先，如下說明在地址階段中PHY 14的操作。讀/寫信號SMI_data_Rd_Wr是高 電平。依據具有高電平的讀/寫信號SMI_data_Rd_Wr，寫電路30的輸入驅動器35被使能， 並且讀電路40的輸出驅動器53被禁止。當具有高電平的讀/寫信號SMI_data_Rd_Wr被 從MAC 12輸入到PHY 14的第一 AND門31時，該第一 AND門31輸出具有高電平的寫使能 信號WE，第二 AND門43輸出具有低電平的讀使能信號RE。由於具有高電平的寫使能信號TO被輸入到第一 OR門80，所以該第一 OR門80輸 出具有高電平的信號給輸入驅動器35。由此，該輸入驅動器35將通過數據總線DATA[7:0] 輸入的讀地址READ ADDRl發送給第一多路分解器39。響應於具有高電平的寫使能信號TO，第一多路分解器39可以將讀地址READ ADDRl發送給PHY寄存器70。依照實施例，寫電路30可進一步包括解碼器(未示出)，用 於解碼從第一多路分解器39輸出的讀地址READADDR1。在地址階段和數據階段之間存在 數據總線的周轉時間。數據總線的周轉時間從時鐘信號PCLK的一個周期到時鐘信號PCLK 的31個周期。在數據總線的周轉時間內，使用數據總線DATA[7:0]的所有權或權利從MAC 12移交給PHY 14。隨後，可以如下解釋在數據階段中PHY 14的操作。讀/寫信號SMI_data_Rd_Wr 是低電平。依據具有低電平的讀/寫信號SMI_data_Rd_Wr，寫電路30的輸入驅動器35被 禁止，並且讀電路40的輸出驅動器53被使能。當具有低電平的讀/寫信號SMI_data_Rd_Wr從MAC 12輸入到PHY 14的第一 AND 門31時，該第一 AND門31輸出具有低電平的寫使能信號WE，而第二 AND門43輸出具有高電平的讀使能信號RE。由於具有高電平的讀使能信號RE被輸入給第二多路分解器51，所 以由讀地址READ ADDRl指定的從PHY寄存器70輸出的讀數據被發送給輸出驅動器53。由 於具有高電平的讀使能信號RE被輸入到第二 OR門82，所以該第二 OR門82輸出具有高電 平的信號給該輸出驅動器53。由此，該輸出驅動器53通過數據總線DATA[7:0]將從第二多 路分解器51發送的讀數據READ DATAl發送給MAC12。在第一初始化讀操作完成後，MAC 12通過信號線23在時鐘信號PCLK的一個周期 內發送具有低電平的初始化使能信號SMI_EN給PHY 14。該具有低電平的初始化使能信號 SMI_EN可執行指示第一初始化讀操作的終止的功能。時鐘信號PCLK的一個周期被稱為數 據總線周轉時間。在數據總線周轉時間內，使用數據總線DATA[7:0]的所有權或權利從PHY 14移交給MAC 12。和第一初始化讀操作一樣執行第二初始化讀操作。因此，此處省去對其 的詳細描述。圖14示出了利用包括圖12所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作和正常發送操作的時序圖的示例實施例。圖14是用於說明連續執行的初始化寫操作、 正常發送操作和初始化讀操作的時序圖。參見圖12和14，在正常發送操作中，正常發送操作使能信 號NTOE變為高電平，而 正常接收操作使能信號NROE變為低電平。當初始化使能信號SMI_EN和讀/寫信號SMI_ data_Rd_Wr分別是高電平時，初始化寫操作被執行。當初始化使能信號SMI_EN是低電平 時，通過控制接口 16的信號線17輸入的發送使能信號TX_EN是高電平，而PHY激活信號 PHY_ACTIVE和數據使能信號DATA_EN分別是高電平，執行正常發送操作。參見圖12，由於具有高電平的正常發送操作使能信號NTOE被輸入到第一 OR門 33，該第一 OR門33輸出具有高電平的信號給輸入驅動器35。因此，該被使能的輸入驅動器 35將通過數據總線DATA[7:0]輸入的有效載荷首部Payload Hdr和有效載荷數據Payload Data輸出給第一多路分解器39。響應於第一 AND門31的具有低電平的輸出信號WE，該第一多路分解器39將通過 輸入驅動器35輸入的有效載荷首部Payload Hdr和有效載荷數據Payload Data輸出到 PHY 14的內部作為正常操作寫數據N0WD。由此，該PHY 14可以通過天線將有效載荷首部 和有效載荷數據發送到外部。圖14中所示的初始化讀操作和參見圖13中說明的初始化讀操作相同，因此此處 略去對其的解釋。圖15示出了利用包括圖12所示的PHY的系統的MAC-PHY接口連接方法的初始化 操作和正常接收操作的時序圖的示例實施例。圖15是用於說明連續執行的初始化寫操作、 正常接收操作和初始化讀操作的時序圖。參見圖12和15，在正常接收操作中，正常發送操作使能信號NTOE變為低電平， 正常接收操作使能信號NROE變為高電平。當初始化使能信號SMI_EN和讀/寫信號SMI_ data_Rd_ffr分別為高電平時，該初始化寫操作被執行。當初始化使能信號SMI_EN和通過 控制接口 16的信號線17輸入的發送使能信號TX_EN分別為低電平時，並且PHY激活信號 PHY_ACTIVE和數據使能信號DATA_EN分別為高電平時，執行正常接收操作。參見圖12和15，響應於第一 AND門31的具有低電平的輸出信號WE和具有低電平 的正常發送操作使能信號ΝΤ0Ε，第一 OR門33發送具有低電平的信號給輸入驅動器35。由此，輸入驅動器35被禁用。該第二 AND門43輸出具有低電平的讀使能信號RE。隨後，第二多路分解器51將從PHY 14的內部或外部輸入的有效載荷首部和有效 載荷數據發送給輸出驅動器53。由於具有高電平的正常接收操作使能信號NROE被輸入到 第一 OR門33，所以該第一 OR門33輸出具有高電平的信號給輸出驅動器53。由此，該被使 能的輸出驅動器53通過數據總線DATA [7:0]將從第二多路分解器51發送的有效載荷首部 和有效載荷數據發送給MAC 12。圖15所示的初始化讀操作和參見圖13所述的初始化讀操作相同，故在此省略對 其的解釋。由於依據本發明實施例的系統中包含的MAC和PHY不包括像串並轉換器和並串轉 換器這樣的邏輯，所以可分別縮減MAC和PHY的尺寸。由於依據本發明實施例的MAC和PHY 各自不包括這樣的邏輯，所以可以縮減門計算。由於依據本發明實施例的MAC和PHY各自 不包括這樣的邏輯，所以可以減少功率消耗。在利用依據本發明實施例的接口連接方法和接口的情況下，可分別在時鐘信號的 一個周期內執行地址階段和數據階段，因此可以縮減存取PHY寄存器的存取時間。雖然已示出和描述了本總的發明構思的一些實施例，但是本領域技術人員應當理 解，可以在不脫離本總的發明構思的原理和精神的情況下對這些實施例進行修改，其中本 總的發明構思的範圍在所附權利要求及其等價內容中限定。
權利要求
一種媒介訪問控制(MAC)-物理層(PHY)接口連接方法，包括在地址階段中，由所述MAC通過並行數據總線將PHY寄存器地址發送到所述PHY；和在數據階段中，由所述MAC通過所述並行數據總線將寫數據發送到所述PHY，或由所述MAC通過所述並行數據總線接收從所述PHY輸出的讀數據。
2.如權利要求1中的方法，其中，所述MAC在兩個時鐘周期內將所述PHY寄存器地址和 所述寫數據發送給所述PHY。
3.一種媒介訪問控制(MAC)-物理層(PHY)接口連接方法，包括在地址階段中，由所述PHY通過並行數據總線接收從所述MAC輸出的PHY寄存器地址；和。在數據階段中，由所述PHY通過所述並行數據總線接收從所述MAC輸出的寫數據，或由 所述PHY通過所述並行數據總線將讀數據發送給所述MAC。
4.如權利要求3中的方法，其中，由所述PHY向所述MAC發送讀數據的步驟發生在一個 單獨的時鐘周期內。
5.如權利要求3中的方法，其中，由PHY通過並行數據總線發送讀數據給MAC的步驟在 周轉時間過去後通過所述並行數據總線將所述讀數據發送給所述MAC。
6.如權利要求5中的方法，其中，所述周轉時間小於或等於31個時鐘周期。
7.一種半導體器件，包括 寄存器；和寫電路，被配置成在數據階段中，將通過並行數據總線輸入的寫數據寫入到由在地址 階段中通過該並行數據總線輸入的寫地址指定的所述寄存器的第一存儲區內。
8.如權利要求7中的半導體器件，其中，該寫地址和該寫數據是分別從所述MAC輸出的。
9.如權利要求7中的半導體器件，其中，該地址階段和該數據階段均分別在一個時鐘 周期內被執行。
10.如權利要求7中的半導體器件，其中，該寫電路包括 第一邏輯門，被配置成接收初始化使能信號和讀/寫信號；發送控制電路，被配置成響應於該第一邏輯門的輸出信號，而控制通過該並行數據總 線輸入的信號的發送；和多路分解器，被配置成為響應於該第一邏輯門的輸出信號，而發送該發送控制電路的 輸出信號給該寄存器或內部電路。
11.如權利要求10中的半導體器件，其中，該寫電路進一步包括第二邏輯門，被配置 成響應於該第一邏輯門的輸出信號和正常發送操作使能信號，而控制該發送控制電路的操 作。
12.如權利要求7中的半導體器件，進一步包括讀電路，被配置成在數據階段中讀取 存儲在於地址階段中通過該並行數據總線輸入的讀地址指定的所述寄存器的第二存儲區 內的數據，且通過該並行數據總線發送該讀數據到外部設備。
13.如權利要求12中的半導體器件，其中，該外部設備是MAC，其中該讀地址是從該MAC 輸出的，以及其中該讀數據被發送給該MAC。
14.如權利要求12中的半導體器件，其中，該讀電路包括第一邏輯門，被配置成接收初始化使能信號和讀/寫信號；多路分解器，被配置成響應於該第一邏輯門的輸出信號，而控制該讀數據或從內部電 路輸出的數據的發送；和發送控制電路，被配置成響應於該第一邏輯門的輸出信號，而控制該多路分解器的輸 出信號到該並行數據總線的發送。
15.如權利要求14中的半導體器件，其中，該讀電路進一步包括第二邏輯電路，被配 置成響應於該第一邏輯門的輸出信號和正常接收操作使能信號，而控制該發送控制電路的 操作。
16.如權利要求13中的半導體器件，其中，該讀電路進一步包括反相器，被配置成將 該讀/寫信號取反，並發送經取反的讀/寫信號給該第一邏輯門。
17.一種媒介訪問控制(MAC)-物理層(PHY)接口，包括並行數據總線，被配置成在地址階段中將從所述MAC輸出的地址發送給所述PHY，以及 在數據階段中將從該MAC輸出的寫數據發送給該PHY或將從該PHY輸出的讀數據發送給該 MAC ；禾口第一信號線，被配置成將從該MAC輸出的讀/寫信號發送給該PHY。
18.如權利要求17中的接口，進一步包括第二信號線，被配置成向所述PHY發送從該 MAC輸出並指示初始化操作或正常操作的初始化使能信號。
19.如權利要求17中的接口，其中，該地址階段和該數據階段分別在一個時鐘周期內 被執行。
20.一種系統，包括媒介訪問控制(MAC)，被配置成輸出地址、讀/寫信號、初始化使能信號和寫數據；物理層(PHY)，被配置成輸出讀數據；和接口，連接於該MAC和該PHY之間，其中該接口包括並行數據總線，被配置成在地址階段中將該地址發送給所述PHY，和在數據階段中將寫 數據發送給該PHY或將讀數據發送給該MAC ；和第一信號線，被配置成發送讀/寫信號給該PHY。
21.如權利要求20中的系統，進一步包括第二信號線，被配置成發送該初始化使能信 號給該PHY。
22.如權利要求20中的系統，其中，該MAC在兩個時鐘周期內發送該地址和該寫數據給 該 PHY。
23.如權利要求20中的系統，其中，該PHY在一個時鐘周期內發送該讀數據給該MAC。
24.如權利要求20中的系統，其中，在初始化讀操作期間，該PHY在一周轉時間過去後 的一個時鐘周期內發送該讀數據給該MAC。
25.如權利要求20中的系統，其中，該PHY包括寄存器；和寫電路，被配置成在數據階段中，將該寫數據寫入到由該地址指定的寄存器的第一存 儲區內。
26.如權利要求25中的系統，其中，該PHY進一步包括讀電路，被配置成在數據階段中讀取和發送存儲在由該地址指定的寄存器的第二存儲區中的讀數據到MAC。
27.一種在寫操作期間的媒介訪問控制(MAC)的信號處理方法，包括在一時鐘信號的第一周期內，通過並行數據總線發送寫地址到物理層(PHY)；並且在該時鐘信號的第二周期內，通過該並行數據總線發送寫數據到所述PHY。
28.—種在讀操作期間的物理層(PHY)的信號處理方法，包括在一時鐘信號的一個周期內，通過並行數據總線接收從MAC輸出的讀地址；並且在數據總線周轉時間過去後的時鐘信號的一個周期內，通過該並行數據總線將從由該 讀地址指定的寄存器輸出的讀數據發送到該MAC。
29.如權利要求28中的方法，其中，該數據總線周轉時間從時鐘信號的一個周期到時 鍾信號的31個周期。
30.一種在接口上傳遞在媒介訪問控制器(MAC)和物理層(PHY)之間的信號的方法，所 述接口包括並行數據總線，用於在該MAC和該PHY之間並行傳輸數據信號，該方法包括通過在該MAC上在該並行數據總線上並行提供PHY寄存器地址以及在串行控制信號線 上提供控制信號來請求PHY寄存器事務，而在該MAC上啟動PHY寄存器事務，該PHY寄存器 事務包括PHY寄存器寫操作和PHY寄存器讀操作中的一個；如果該控制信號請求PHY寄存器寫操作，則接下來該MAC在該並行數據總線上並行提 供PHY寄存器數據信號，以編程具有該PHY寄存器地址的PHY寄存器；和如果該控制信號請求PHY寄存器讀操作，則接下來該PHY在該並行數據總線上對具有 該PHY寄存器地址的PHY寄存器並行提供PHY寄存器數據信號。
31.如權利要求30中的方法，其中，如果控制信號請求PHY寄存器寫操作，則該MAC進 一步在該串行控制線上提供數據控制信號以指示在該並行數據總線上的PHY寄存器數據 信號的可用性。
32.如權利要求30中的方法，其中，如果控制信號請求PHY寄存器讀操作，則該PHY進 一步在該串行控制線上提供數據控制信號以指示在該並行數據總線上的PHY寄存器數據 信號的可用性。
33.如權利要求30中的方法，其中，該控制信號包括同步位，其指示PHY寄存器事務的 啟動，以及其中由該MAC提供的另一控制信號指示該啟動的PHY寄存器事務是PHY寄存器 讀操作還是PHY寄存器寫操作。
34.如權利要求30中的方法，其中，該PHY寄存器地址包括8位，而該並行數據總線是 8位寬。
35.如權利要求30中的方法，其中，該PHY寄存器數據包括8位，而該並行數據總線是 8位寬。
36.一種數據傳輸系統，包括在接口上傳遞信號的媒介訪問控制器(MAC)和物理層 (PHY)，包括並行數據總線，用於在該MAC和該PHY之間並行傳輸數據信號；串行控制線，用於在該MAC和該PHY之間傳輸控制信號；和控制器，被配置成通過在該MAC上在該並行數據總線上並行提供PHY寄存器地址和在 該串行控制信號線上提供控制信號來請求PHY寄存器事務，而在該MAC上啟動PHY寄存器 事務，該PHY寄存器事務包括PHY寄存器寫操作和PHY寄存器讀操作中的一個，其中如果該控制信號請求PHY寄存器寫操作，則該MAC接下來在該並行數據總線上並行提 供PHY寄存器數據信號，以編程具有該PHY寄存器地址的PHY寄存器；和如果該控制信號請求PHY寄存器讀操作，則該PHY接下來在該並行數據總線上對具有 該PHY寄存器地址的PHY寄存器並行提供PHY寄存器數據信號。
37.如權利要求36中的系統，其中，如果該控制信號請求PHY寄存器寫操作，則該控制 器進一步被配置成使得該MAC進一步在該串行控制線上提供數據控制信號以指示在該並 行數據總線上的PHY寄存器數據信號的可用性。
38.如權利要求36中的系統，其中，如果該控制信號請求PHY寄存器讀操作，則該PHY 進一步在該串行控制線上提供數據控制信號以指示在該並行數據總線上的PHY寄存器數 據信號的可用性。
39.如權利要求36中的系統，其中，該控制信號包括同步位，其指示PHY寄存器事務的 啟動，以及其中，該MAC提供的另一控制信號指示該啟動的PHY寄存器事務是PHY寄存器讀 操作還是PHY寄存器寫操作。
40.如權利要求36中的系統，其中，該PHY寄存器地址包括8位，而該並行數據總線是 8位寬。
41.如權利要求36中的系統，其中，該PHY寄存器數據包括8位，而該並行數據總線是 8位寬。
全文摘要
提供了一種媒介訪問控制(MAC)物理層(PHY)的接口連接方法。該方法包括在地址階段中，通過並行數據總線發送PHY寄存器地址給該PHY；和在數據階段中，通過該並行數據總線發送寫數據給該PHY或接收從該PHY輸出的讀數據。
文檔編號H04L29/10GK101820450SQ201010151680
公開日2010年9月1日 申請日期2010年1月13日 優先權日2009年1月13日
發明者甘內桑薩希什·庫瑪, 鄭鎮溶 申請人:三星電子株式會社