帶有耦合的乘法一累加單元的數位訊號處理器的製作方法

2023-05-22 14:42:46

專利名稱：：帶有耦合的乘法一累加單元的數位訊號處理器的製作方法
背景技術：
：在蜂窩式電話機範圍內，對於DSP計算能力的需求持續增長，受諸如GPS定位、語音識別、低比特率語音和音頻編碼、圖像和視頻處理以及第3代蜂窩網數據機處理的應用的逐漸增長的需求驅動。為了滿足這些處理需求，就需要能更有效地處理計算的改進的數位訊號處理器結構。在這些領域內，已經做了相當多的工作。申請人Sih也是下面美國專利申請的申請人「MultipleBusArchitectureinaDigitalSignalProcessor」，序列號為09/044,087，1998年3月18日申請；「DigitalSignalProcessorHavingMultipleAccessRegister」，序列號為09/044,088，1998年3月18日申請；「MemoryEfficientInstructionStorage」，序列號為09/044,089，1998年3月18日申請；「HighlyParallelVariableLengthInstructionsforControllingaDigitalSignalProcessor」，序列號為09/044,104，1998年3月18日申請；「VariableLengthInstructionDecoder」，序列號為09/044,086，1998年3月18日申請；以及「DigitalSignalProcessorwithShiftableMultiplyAccumulateUnit」，序列號為09/044,108，1998年3月18日申請；在這裡引用這些申請的揭示作為參考。在許多信號處理算法中，計算(B*C)+/-(D*E)是突出的，其中B、C、D和E是16-比特整數。當進行單極IIR濾波，計算複數的大小、兩個矢量的標量積和矢量積、以及插值時將調用該計算。它還被用於擴展精度運算(如32×32乘法)中。由於此運算是如此普遍存在的，就希望數位訊號處理器在一周期內完成該運算。雖然可利用帶有兩個乘法-累加(MAC)單元(如LucentDSP16000、TIC6x)的DSP，由於它們的MAC單元是分開的，它們就不能在一周期內計算所希望的量。如果我們假設R1、R2、R3和R4是分別包含B、C、D和E的通用16-比特寄存器，並且假設L1、L2和L3是40-比特結果寄存器，那麼計算(B*C)+(D*E)的單次調用可以在這些現存的處理器上以偽碼寫為L1＝R1*R2，L2＝R3*R4；L3＝L1+L2；應該注意到此計算在這些處理器中佔據兩個周期。圖1是常規MAC單元(100)的方塊圖。寄存器堆(102)具有輸入埠PI1，以及3個輸出埠PO1、PO2和PO3。該寄存器堆與存儲器(104)相連接。輸出埠PO2和PO3被施加到乘法器(106)，該乘法器將信號相乘並將它們應用為加法器(108)的一個輸入。該加法器從寄存器堆的PO1接收它的另一輸入。其和就反饋回寄存器堆的PI1。在第1時鐘周期中，沒有什麼被施加到PO1，並且R1和R2分別被應用於埠PO2和PO3。乘積L1被反饋回寄存器堆並被放置在附屬於PO1的臨時寄存器中。在第2時鐘周期，R3和R4被分別施加到埠PO2和PO3，並且由乘法器求出L2。加法器使來自乘法器的L2與來自PO1的L1相加，產生L3，並且通過PI1將它反饋回寄存器組。一旦L3存在寄存器組之中，它就能用於存儲器。顯示了40-比特加法器和17×17比特乘法器。這是通用的，但是可以使用任何適宜的比特數。發明概述將兩個乘法-累加單元耦合在一起，以便能在一周期內完成計算(B*C)+(D*E)。一個加法器將兩個乘法器的乘積加在一起。其和被施加到第1累加器。較佳的是，第2乘積還被施加到第2累加器，並且乘法器將0或第2乘積施加到加法器。如果要同時執行兩個不相關的計算，那麼應用0，並且第2累加器的輸出被反饋回寄存器堆。如果要執行單個(B*C)+(D*E)計算，那麼就將第2乘積施加到加法器，並且第2累加器的輸出就不予處理。圖2是本發明的方塊圖。圖3顯示了為獨立的MAC單元配置的圖1的裝置。圖4顯示了為耦合的MAC單元配置的圖1的裝置。圖5顯示了圖2所示的裝置的備擇加法器結構。較佳實施例的詳細說明圖1是常規MAC單元的方塊圖。已在「背景」部分描述了，不需要進一步討論。圖2是本發明(200)的方塊圖。寄存器堆(202)具有第1和第2輸入(PI1，PI2)以及第1至第6輸出(PO1-PO6)。輸入和輸出有時被稱為輸入埠和輸出埠；在此可交替地使用該術語。第1移位器(204)接收寄存器堆的第1輸出，並且第1乘法器(206)接收寄存器堆的第2和第3輸出。同樣地，第2乘法器(208)接收寄存器堆的第4和第5輸出。第2移位器(210)接收第1乘法器的輸出，並且第3移位器(212)接收第2乘法器的輸出。捨入法多路復用器(214)接收第1移位器的輸出。第1加法器(216)在第1輸入接收第2移位器(210)的輸出，並且多路復用器(218)接收0或者第3移位器(212)的輸出，並且將輸出施加到第1加法器(216)的第2輸入。第2加法器(220)接收捨入乘法器和第1加法器的輸出。它的輸出被反饋回寄存器堆的第1輸入(PI1)。第3加法器(222)接收第3移位器(212)和第6寄存器輸出埠(PO6)的輸出。它的輸出被反饋回寄存器堆的第2輸入(PI2)。圖2所示的結構有兩個MAC單元(MAC1和MAC2)，它們從包含一組通用寄存器的寄存器堆接收操作數。MAC1從寄存器堆的輸出埠PO2和PO3取它的乘法器操作數。乘法器(206)的輸出被傳送到可以將結果左移0、1、2或3比特的移位器(210)。移位器的輸出被傳送到可以加上0或者加上來自MAC2的被移位的乘積結果的加法器(216)。加法器的輸出被傳送進可以加上從寄存器堆的輸出埠PO1取出的另一個40-比特操作數的40-比特加法器(220)。該40-比特加法器的輸出通過輸入埠PI1被存儲於寄存器堆中。MAC2從寄存器堆的輸出埠PO4和PO5取乘法器操作數，把它們相乘(208)，將結果左移0、1、2或3比特(212)並將結果傳送到可以加上從輸出埠PO6取出的額外寄存器堆操作數的40-比特加法器(222)。該40-比特加法器的輸出通過寄存器堆輸入埠PI2被存儲於寄存器堆中。然後存儲器(224)能夠從寄存器堆(202)的適當寄存器中提取這些加法器的輸出。該存儲器(224)或某些類似設備，首先將被乘數和加數放入寄存器堆(202)。如在先有技術中，加法器是40-比特器件以及乘法器將16-比特被乘數相乘的事實是合乎需要的但並不是必須的。注意到來自MAC2的被移位後的乘積同樣被饋入多路復用器(218)，該多路復用器饋給MAC1中的第1加法器(216)。該多路復用器大小允許用戶以兩個可能的配置之一設置雙-MAC單元。圖3顯示了為獨立的MAC單元配置的圖2的裝置。當用戶指定(通過指令)多路復用器(218)應該以0作為其輸入，雙-MAC單元採取此配置。在此配置中，兩個MAC單元完全獨立地操作，該配置保留了現有設計的全部優點。該配置可用於同時地執行兩個不相關的MAC計算。圖4顯示了為耦合的MAC單元配置的圖2的裝置。當上述的多路復用器(218)被設置成將來自MAC2的乘數結果傳送到MAC1中的第1加法器(216)時，雙-MAC單元採取此配置。在此配置中，MAC單元被耦合在一起並且MAC2中的40-比特加法器(222)的輸出被禁止寫入寄存器堆。可以立刻看出這使雙-MAC單元能夠通過執行諸如L1＝R1*R2+/-R3*R4的指令，在一周期內計算(B*C)+/-(D*E)的值。而且，該配置還能夠在一周期內計算A+/-(B*C)+/-(D*E)的值，其中數值A通過輸出埠PO1取自寄存器堆。該計算對於複數乘法累加運算以及擴展精度運算是及其有用的。本發明在其最寬泛的實施例中不需要所有上述部件。實際上，該電子電路僅包括第1(206)和第2乘法器(208)(每個乘法器具有至少兩個輸入和一個輸出)、至少具有兩個輸入和一個輸出的加法器(216)、包括至少一個輸入的寄存器堆(202)就足夠了。本發明的有效部分是每個乘法器的輸出被連接到加法器的輸入並且加法器的輸出被連接到寄存器堆的輸入。正是這種特性使得乘法器、加法器和寄存器堆在一個時鐘周期內一起操作。接收加法器輸出的寄存器堆最好也是向乘法器輸出被乘數的寄存器堆。寄存器堆最好有6個輸出而不是4個，並且最好提供額外的加法器把來自這些額外輸出的數加到由乘法器產生的乘積中去。最好提供移位器，以處理不同數量級的數，並且捨入法多路復用器最好提供額外的精度。這些是本發明的較詳細實施例的全部特性，但不是為本發明的最寬泛的實施例所必須。加法器最好是第1加法器(216)並且電子電路進一步包括第2加法器(220)。在此實施例中，第2加法器的一個輸入是寄存器堆的輸出(PO1)，第2加法器(220)的另一輸入是第1加法器(216)的輸出，並且第2加法器(220)的輸出是寄存器堆的輸入(PI1)。在另一實施例中，電子電路除了第2加法器(220)之外，進一步包括第3加法器(222)。在該實施例中，第3加法器的一個輸入是寄存器堆的另一輸出(PO6)，並且第3加法器的另一輸入是第2乘法器(208)的輸出。圖5顯示了圖2所示的裝置的備擇加法器結構。在該實施例中，省略第2加法器(220)。在該實施例中，第1加法器(216)具有第3輸入，該輸入被連接到寄存器堆的輸出(PO1)。在另一實施例中，電子電路進一步包括受外部控制的多路復用器(218)。該多路復用器的一個輸入是第2乘法器(208)的輸出，多路復用器的另一輸入是0，並且該多路復用器的輸出是加法器(216)的輸入。在另一實施例中，在每個乘法器(206)、(208)和加法器(216)的輸入之間插入移位器(210)、(212)。工業應用只要希望在一周期內進行多個乘法-累加運算，本發明能夠利用於工業中，並且能夠被製造和使用。在此所示的彼此間分開或無關的裝置的獨立部件和方法可以完全是常規的，正是它們的組合被要求為本發明。雖然已經描述了裝置和方法的各種模式，但本發明的真正精神和範圍並不局限於此，僅受本發明所要求的下列權利要求及其等價要求限制。權利要求1.一種電子電路，其特徵在於包括(a)具有第1和第2輸入以及第1至第6輸出的寄存器堆；(b)接收寄存器堆的第1輸出的第1移位器；(c)接收寄存器堆的第2和第3輸出並有輸出的第1乘法器；(d)接收寄存器堆的第4和第5輸出並有輸出的第2乘法器；(e)接收第1乘法器的輸出並有輸出的第2移位器；(f)接收第2乘法器的輸出並有輸出的第3移位器；(g)接收第1移位器的輸出並有輸出的捨入法多路復用器；(h)在第1輸入接收第2移位器的輸出並有輸出的第1加法器；(i)接收0或者第3移位器的輸出並將輸出施加到第1加法器的第2輸入的多路復用器；(j)接收捨入法多路復用器和第1加法器的輸出並將輸出反饋回寄存器堆的第1輸入的第2加法器；以及(k)接收第3移位器輸出和第6寄存器輸出並將輸出反饋回寄存器堆的第2輸入的第3加法器。2.一種電子電路，其中(a)該電子電路包括(1)第1和第2乘法器，每個乘法器具有至少兩個輸入和一個輸出；(2)具有至少兩個輸入和一個輸出的加法器；(3)包括至少一個輸入的寄存器堆；以及(b)該電子電路的特徵在於(1)每個乘法器的輸出被連接到該加法器的輸入；以及(2)該加法器的輸出被連接到寄存器堆的輸入；其中乘法器、加法器以及寄存器堆在一個時鐘周期內一起運行。3.如權利要求2所述的電子電路，其特徵在於(a)所述加法器是第1加法器；(b)該電子電路進一步包括第2加法器；(1)其一個輸入是所述寄存器堆的輸出；(2)其另一輸入是第1加法器的輸出；以及(3)其輸出是所述寄存器堆的輸入。4.如權利要求3所述的電子電路，其特徵在於該電子電路進一步包括第3加法器(a)其一個輸入是所述寄存器堆的另一輸出；以及(b)其另一輸入是第2乘法器的輸出。5.如權利要求2所述的電子電路，其特徵在於所述加法器具有被連接到所述寄存器堆的輸出的第3輸入。6.如權利要求2所述的電子電路，其特徵在於進一步包括受外部控制的多路復用器，其中(a)該多路復用器的一個輸入是第2乘法器的輸出；(b)該多路復用器的另一輸入是0；以及(c)該多路復用器的輸出是所述加法器的輸入。7.如權利要求2所述的電子電路，其特徵在於進一步包括每個乘法器的輸出與所述加法器的輸入之間的移位器。全文摘要將兩個乘法－累加單元耦合在一起以在一個周期內完成計算(B＊C)+/－(D＊E)。加法器(216)將兩個乘法器(206)、(208)的乘積加在一起。其和被施加到第1累加器(220)。最好是將第2乘積施加到第2累加器(222)，並且多路復用器(218)將0或者第2乘積施加到加法器(216)。如果要同時地執行兩個不相關的計算，那麼就應用0，並且第2累加器的輸出就被反饋回寄存器堆(PI2)。如果要執行單個(B＊C)+(D＊E)計算，那麼第2乘積就被施加到加法器，並且不予處理第2累加器的輸出。文檔編號G06F7/00GK1439126SQ01805294公開日2003年8月27日申請日期2001年2月23日優先權日2000年2月26日發明者G·C·西,陳旭峰,許德祚申請人:高通股份有限公司