具有熔絲的半導體器件的製作方法
2023-05-13 03:01:01
專利名稱：具有熔絲的半導體器件的製作方法
技術領域：
本發明涉及半導體器件，更具體地，本發明涉及具有熔絲電路和偽結構(dummy structure)的半導體器件，該偽結構不起電子電路的作用。該偽結構可以是偽有源區、偽柵電極以及類似結構。
背景技術：
近來，半導體集成電路器件的集成度很高，所以人們已經採用利於平坦化的淺溝槽隔離法(STI)代替矽局部氧化法(LOCOS)作為隔離技術。因為柵極長度變得比過去更短，所以需要很高的圖案化精確度來形成柵電極。
例如，在矽襯底上形成緩衝氧化矽膜和氮化矽膜，並且形成穿透緩衝氧化矽膜和氮化矽膜的開口，該開口具有對應於界定有源區的隔離區的形狀。通過使用氮化矽膜作為掩模，矽襯底被蝕刻以形成元件分隔或隔離槽。
沉積如氧化矽膜的絕緣層，以將該絕緣層掩埋或嵌入隔離槽。通過化學機械拋光(CMP)去除沉積在氮化矽膜上的不需要的絕緣膜。通過上述處理，可以得到具有STI型隔離區和平坦表面的矽襯底。
去除用作掩模的氮化矽膜，並且進行必要的離子注入以形成期望的阱。然後，在有源區的表面上形成柵極氧化膜和多晶矽膜。使用光刻膠圖案通過各向異性蝕刻對柵極氧化膜和多晶矽膜圖案化，以形成柵電極(和字線)。通過高精確度的圖案化能夠形成具有短的柵極長度的柵電極。
在離子被注入到柵電極兩側的區中以形成擴展區之後，沉積如氧化矽膜的絕緣膜，並進行各向異性蝕刻以由該絕緣膜形成側壁間隔物。通過使用柵電極和側壁間隔物作為掩模，進行離子注入以形成深且高雜質濃度的源/漏區。進行退火以激活注入的雜質離子。
如果要減小柵電極和源/漏區的電阻，就在矽襯底上沉積如Co或Ni等能夠被矽化的金屬，並通過矽化處理在矽表面上形成矽化物層。
然後，沉積層間或級間絕緣膜將柵電極掩埋或嵌入。通過CMP對由柵電極等造成的不平坦表面進行平坦化。通過各向異性蝕刻形成用於得到引線的接觸孔。同時可以形成局部互連凹槽。沉積如Ti、TiN和W的疊層的金屬層，以用該金屬層填充或掩埋接觸孔。通過CMP或類似方法去除沉積在層間絕緣膜表面上的不需要的金屬層。在這種方式下，可以形成將半導體器件的電極向上引出的接觸插頭。然後將形成必需的上級布線和層間絕緣膜。
如果在STI工藝中隔離區的面積分布具有較大的變化，那麼埋在具有較大寬度的槽中的氧化矽膜的中間區域就比其他區域拋光得快，造成凹陷。在夾在具有較大寬度的槽隔離區之間的具有較小寬度的有源區中，或者在具有較小寬度的有源區很密集的區域中，CMP不會停止在氮化矽膜處，並且有源區可能被過度拋光，導致侵蝕。
如果因為這種現象而失去了襯底表面的平坦度，那麼後面的光刻處理會受到不好的影響。高精確度的光刻要求下覆層的表面平坦。如果表面不平坦，那麼光刻法的圖像轉移精確度就下降。為了保證表面平坦，希望形成這樣的隔離區，其在用於形成半導體元件的有源區之外還設置偽有源區。
矽襯底表面上的柵電極具有高集成度。形成這種柵電極要求最高的圖案化精確度。如果由導電層蝕刻出的柵電極的分布有變化，那麼蝕刻速率隨著這個變化而變化。希望形成偽柵電極以使柵電極的分布均勻。
這種偽結構圖案通常根據與一些規則相容的數據處理被自動設計以減少設計工作量。如果偽結構以這種方式形成，可能會發生一些問題。
在製造高集成的半導體器件中，保持高產量變得更加困難了。為了提高產量，一般準備冗餘電路來用這些冗餘電路替換損壞的電路，以恢復半導體器件的功能。熔絲電路被用於冗餘電路的替換。
為了不會錯誤地弄斷熔絲元件，有必要通過考慮雷射束的光斑直徑來恰當地設計熔絲元件。熔絲元件根據雷射束的光斑直徑需要相對較大的面積。
隨著冗餘電路的規模變大並且熔絲元件的數量相應地增加，熔絲電路在半導體襯底上佔據的面積變大。需要將用於平坦化的偽結構圖案DP與普通電路相似地也插入在護圈GR內。
如上所述，偽有源區和偽柵電極的圖案通常是自動設計的。熔絲電路中的偽結構圖案也是這樣的。因為偽結構圖案設置在熔絲電路中，所以熔絲斷裂處理的餘量可能被降低，或者襯底可能被毀壞。
有一個提議，即在熔絲電路下方形成鎢的阻擋層。通過雷射磨蝕來使每一個熔絲斷裂。阻擋層以很好的可控性阻擋雷射磨蝕。(參照JP-A-HEI-11-345880)發明內容本發明的目的是提供一種半導體器件，其在熔絲電路中也具有偽結構，而且能夠保持表面平坦以及線寬的可控性，同時能夠防止斷裂餘量的下降並避免了襯底毀壞。
根據本發明的一個方面，提供了一種半導體器件，該器件包括具有主表面的半導體襯底；在所述主表面上方形成的熔絲電路，所述熔絲電路具有熔絲元件，每個所述的熔絲元件具有預定斷裂點；第一槽隔離區，其在所述半導體襯底的表面層中在所述熔絲電路下方形成；以及多個偽有源區，其穿透所述第一槽隔離區在除了圍繞所述預定斷裂點的預定區域之外的區域形成。
根據本發明的另一方面，提供了一種半導體器件，包括具有主表面的半導體襯底；在所述主表面上方形成的熔絲電路，所述熔絲電路具有熔絲元件，每個所述熔絲元件具有預定斷裂點；第一槽隔離區，其在所述半導體襯底的表面層中在所述熔絲電路下方形成；多個偽有源區，其穿透所述第一槽隔離區形成；以及絕緣膜，其覆蓋所述偽有源區的半導體表面。
如上所述，即使設置了所述的偽結構，也能夠減輕所述偽結構對熔絲電路的斷裂特性的不利影響，並且還可以減少對襯底毀壞的影響。
圖1是根據本發明第一實施例的半導體器件的局部平面圖；圖2是第一實施例的半導體器件的局部截面圖；圖3是根據第一實施例的修改的半導體器件的局部平面圖；圖4是根據第一實施例的修改的半導體器件的局部截面圖；圖5是根據本發明第二實施例的半導體器件的局部平面圖；圖6是第二實施例的半導體器件的局部截面圖；圖7是根據本發明第三實施例的半導體器件的局部平面圖；圖8是第三實施例的半導體器件的局部截面圖；圖9A到9I是說明了根據現有技術的偽結構圖案形成過程的截面圖；圖10是示出了根據現有技術的熔絲元件的布局的平面圖。
具體實施例方式
首先，將描述本發明人在研製過程中發現的新的事實。首先要描述的是偽結構區形成過程的例子。
如圖9A所示，在矽襯底1的表面上，通過在900℃下用鹽酸進行氧化生長出厚度約10nm的氧化矽膜2。在這個氧化矽膜2上，通過化學氣相沉積(CVD)生長出厚度約110nm的氮化矽膜3。
在氮化矽膜3上形成光刻膠圖案，並且通過各向異性蝕刻來蝕刻氮化矽膜3和氧化矽膜2。然後去除光刻膠圖案。通過使用氮化矽膜3作為掩模，矽襯底1被各向異性蝕刻。例如，蝕刻掉約300nm厚的矽襯底表面層以形成深度約300nm的槽。
如圖9B所示，在形成有槽的矽襯底上，通過CVD生長出厚度約500nm的氧化矽膜4。通過化學機械拋光(CMP)去除沉積在氮化矽膜3上的不需要的氧化矽膜4。氮化矽膜3起CMP停止膜的作用。從而形成了槽隔離區。通過形成偽有源區，可以使得隔離或元件分隔區的區域的密度均勻，這樣可以抑制表面凹陷和侵蝕。
如圖9C所示，用熱磷酸溶液去除氮化矽膜3。可以用氫氟酸溶液去除氧化矽膜2。在這種情況下，通過900℃下鹽酸的氧化作用生長出厚度約10nm的新的氧化矽膜2』。在矽襯底1的表面形成將n溝道區和p溝道區分開的抗蝕劑掩模，並進行各個n溝道區和p溝道區的離子注入以形成阱。
例如，以約1×1013cm-2的劑量注入雜質離子。在形成n阱6和p阱5之後，去除用於離子注入的氧化矽膜2』。
如圖9D所示，通過熱氧化在外露的矽表面上生長出厚度約1nm的柵極氧化膜7。在這個柵極氧化膜7上，通過CVD形成厚度約110nm的多晶矽層8。在該多晶矽層8上，形成用於柵電極的光刻膠圖案PRG。該圖案還包括用於偽柵電極的圖案。通過使用該光刻膠圖案PRG作為掩模，蝕刻多晶矽層8。從而在有源區上方形成柵電極。同時在偽有源區上方形成偽柵電極。
如果孤立的柵電極和密集的柵電極混在一起，那麼孤立的柵電極可能被過度蝕刻。通過設置偽柵電極，可以使得柵電極的蝕刻均勻。接下來，以例如約為1×1014cm-2的劑量進行各個p溝道區和n溝道區的離子注入，以形成淺擴展區E。如果在離子注入中使用了掩模，偽結構區可被掩蓋而不形成擴展。
如圖9E所示，在襯底表面上，通過CVD形成厚度約100nm的氧化矽層9。對該氧化矽膜9進行各向異性蝕刻以去除在平坦表面上的氧化矽膜9。在柵電極8的側壁上的氧化矽膜9被留下來以形成側壁間隔物。
如圖9F所示，以例如劑量約1×1015cm-2的高雜質濃度進行各個p溝道區和n溝道區的離子注入，以形成具有高雜質濃度的深源/漏區域S/D。在離子注入後，在約1050℃下進行快速熱退火(RTA)以激活注入的離子。
接下來，在襯底1的表面上，通過濺射形成具有厚度為例如5nm的鈷膜10。在850℃下進行退火以在柵電極的表面和源/漏區S/D的外露表面上形成矽化鈷層。
如圖9G所示，在形成矽化鈷層10x之後，去除未反應的金屬層，並通過CVD沉積厚度約40nm的氮化矽膜11。在氮化矽膜11上，形成厚度約650nm的氧化矽膜12。通過CMP對氧化矽膜12的表面進行平坦化。在被平坦化的表面上形成光刻膠圖案PRL，並通過各向異性蝕刻形成接觸孔。在蝕刻後，去除光刻膠圖案PRL。
如圖9H所示，在形成有接觸孔的襯底的表面上，通過CVD形成厚度均約為10nm的鈦膜和氮化鈦膜。通過CVD在氮化鈦膜上形成厚度約200nm的鎢膜。因此每一個接觸孔都填入或掩埋了由層疊的金屬層13製成的接觸插頭。通過CMP去除沉積在氧化矽膜12上的不必要的金屬層。在形成接觸插頭的同時，還可以形成局部互連。以這種方式，在圖9H的右側形成MOS電晶體，在左側形成偽結構。
圖9I是示出了以上述方式形成的偽結構區的結構的截面示意圖。通過部分地去除隔離或元件分隔區4，形成偽有源區18。偽有源區18中未形成擴展。在該偽有源區的上方形成偽柵電極19。
在上述例子中，層疊的偽結構由偽有源區和偽柵電極的疊層構成。通過在同一區域上形成偽有源區和偽柵電極，可以容易地使得寄生電容均勻並防止阱間的電短路。層疊的偽結構不僅限於上述的情況。可以形成偽有源區和偽柵電極中的任何一個。
圖10示出了熔絲電路的平面布局的例子。在護圈GR所圍繞的熔絲區域中，形成多個熔絲F。在低於熔絲F的級上，設置偽結構圖案DP。偽結構圖案是偽有源區、偽柵電極或者是如圖9I所示的兩者的層疊。在偽結構圖案下，形成n型阱NW。通過在熔絲F的預定位置BP使用雷射束來斷開或切斷熔絲F。熔絲F由例如鋁或鎢製成。
在多級的布線結構中，現在通常使用銅作為較低級布線的材料。如果使用鋁或鎢作為最上級布線的材料，那麼熔絲F在形成最上級布線的同時被形成。如果偽結構圖案DP是通過自動設計設置的，而熔絲F是相對於偽結構圖案DP獨立設計的，那麼在各個熔絲F下方的偽結構圖案DP的布局就不同了。圖10中上部的熔絲F和下部的熔絲F在熔絲F之下靠近斷裂點BP處具有不同的偽結構圖案布局。
由於斷裂點下方的偽結構圖案DP的布局不同，斷裂點下方的狀態就不同了。這種不同影響了利用雷射束的熔絲斷裂處理，導致具有小餘量的不穩定處理。
例如，根據斷裂點的正下方是否有偽結構，雷射束在半導體襯底表面上的反射率會發生改變，從而使得最佳斷裂條件發生改變。如果多晶矽偽柵電極或者被矽化的偽有源區正好設置在斷裂點下方，那麼不僅雷射束的反射率受到影響，而且偽結構圖案DP會吸圖1是示出了根據本發明第一實施例的半導體器件的結構的平面圖。收雷射束，這可能導致對半導體襯底的某種毀壞。
下面將給出關於本發明實施例的描述。
例如，半導體器件具有十一個多級布線層。主電路區域MC設置在上部區域中，如圖1所示。在這個主電路區域MC中形成MOS電晶體、偽有源區18和偽柵電極19，例如圖9A到9H中描述的那些。環形的護圈GR圍繞熔絲電路區域，護圈由與多級布線層一樣的金屬層構成。
偽有源區18也設置在熔絲電路區域中。熔絲元件F由最上面的第十一布線層M11L構成，並且該元件設置為橫穿偽有源區18上方的熔絲電路區域。
對每一個熔絲元件F設計或設置斷裂點BP。在中心在斷裂點BP、半徑為X+2α的區中不形成偽有源區18。X代表雷射束的光斑半徑，α代表光斑與熔絲斷裂點BP之間的位置偏差。
如果雷射束的中心被設置在斷裂點，那麼雷射束照射在該中心周圍半徑為X/2的區中。如果雷射束的中心偏移了α，那麼雷射束可以照射在斷裂點BP周圍半徑為X/2+α(直徑為X+2α)的區中。在雷射束可以照射到的區中不設置偽有源區18。例如，在斷裂點BP周圍半徑2μm的區中不設置偽有源區18。
圖2是沿圖1中示出的線II-II所取的、示出了熔絲電路的截面圖。
在矽襯底1的表面層上形成淺溝槽隔離(STI)的隔離或元件分隔區4。還在熔絲電路區域中通過部分去除隔離區4形成了偽有源區域18。在偽有源區18的表面形成矽化物層10x。形成覆蓋矽化物層10x的氮化矽層11。
在氮化矽層11的表面上，形成氧化矽或類似物質的層間絕緣膜12。穿過層間絕緣膜12和氮化矽層11形成接觸插頭13(圖9H)。通過與形成接觸插頭13相同的工藝形成環形的護圈17。
在層間絕緣膜12的表面上形成厚度約50nm、覆蓋接觸插頭13和護圈17的、由SiN、SiC或類似物質構成的防銅擴散和蝕刻停止層20。在防擴散和蝕刻停止層20上，形成厚度例如約為500nm的絕緣層21。絕緣層21由氧化矽、SiLK(註冊商標)或類似物質構成。在絕緣層21的表面上，沉積由SiN、SiC或類似物質構成的厚度例如約為50nm的硬掩模層25。使用光刻工藝通過各向異性蝕刻形成通路孔和布線槽。去除光刻膠圖案，然後通過濺射形成TaN或類似物質的阻擋金屬層以及銅籽晶金屬層。通過電鍍在通路孔和布線槽中填充或掩埋銅或類似物質的金屬材料層。
通過CMP去除硬掩模層22表面上的不需要的金屬層。通過這種方式，形成第一布線層M1L。在形成第一布線層M1L後，在襯底表面上形成厚度約50nm的、由SiN或SiC或類似物質構成的防銅擴散和蝕刻停止層23。形成具有與第一布線層M1L的結構相似的第二到第四布線層M2L到M4L。
在第四布線層M4L的表面上，層疊厚度約70nm的由SiN或類似物質構成的防銅擴散層24，厚度約330nm的由氧化矽、SiOC或類似物質構成的絕緣層25，厚度約30nm的由SiN、SiC或類似物質構成的蝕刻停止層26，以及厚度約350nm的由氧化矽、SiOC或類似物質構成的絕緣層27。穿透這個絕緣層結構形成布線槽和通路孔。通過濺射形成由TaN或類似物質構成的阻擋金屬層以及由銅或類似物質構成的籽晶金屬層。通過電鍍在通路孔和布線槽中填充或掩埋由銅或類似物質構成的金屬材料層。通過CMP去除絕緣層結構表面上的不需要的金屬層。通過這種方式，形成第五布線層M5L。形成具有與第五布線層M5L的相似結構的第六到第八布線層M6L到M8L。
在第八布線層M8L的表面上層疊以下各層厚度約70nm的由SiN、SiC或類似物質構成的防銅擴散層29，厚度約530nm的由氧化矽、SiOC或類似物質構成的絕緣層30，厚度約20nm的由SiN、SiC或類似物質構成的蝕刻停止層31，以及厚度約850nm的由氧化矽、SiOC或類似物質構成的絕緣層32。
穿透這個絕緣層結構形成布線槽和通路孔。通過濺射形成由TaN或類似物質構成的阻擋金屬層以及銅籽晶金屬層。通過電鍍在通路孔和布線槽中填充或掩埋金屬材料層。通過CMP去除在絕緣層結構表面上的不需要的金屬層。通過這種方式，形成第九布線層M9L。形成結構與第九布線層M9L的結構相似的第十布線層M10L。
在第十布線層M10L上層疊以下各層厚度約70nm的由SiN、SiC或類似物質構成的防銅擴散層35，厚度約600nm的由氧化矽或類似物質構成的絕緣層36。穿透這個絕緣層結構掩埋導體38。根據需要，在由SiN、SiC或類似物質構成的絕緣層39上沉積厚度1170nm的由鋁或類似物質構成的電極層41。使用光刻膠圖案通過各向異性蝕刻形成包含熔絲的第十一布線層M11L。氧化矽層37、SiN層40以及類似物質被層疊，覆蓋該第十一布線層M11L。去除氧化矽層37和SiN層40的所選區域，以形成露出焊盤電極和熔絲斷裂區的開口。
在這個實施例中，在熔絲電路區域中形成偽有源區18，並且在每一個偽有源區的表面上都形成矽化物層10x。在所選區域中，例如在熔絲斷裂點BP周圍半徑為X/2+α的區域中，不設置偽有源區18。因此，偽有源區將不會改變雷射照射的最佳條件，也不會毀壞襯底。
圖3和4示出了第一實施例的修改。圖3是平面圖，圖4是沿著圖3示出的線IV-IV所取的截面圖。在第一實施例中，在以每個熔絲F的熔絲斷裂點BP為中心、直徑為X+2α的區域中不設置偽有源區18，並且在偽有源區18的表面上形成矽化物層10x。
在這個修改中，用絕緣層9覆蓋每個偽有源區18的表面。偽有源區18的表面不會被矽化，因為其上覆蓋有絕緣層9。在熔絲斷裂過程中偽結構布局的影響更小了。其他點與第一實施例相似。
圖5和6示出了根據本發明第二實施例的半導體器件的結構。圖5是平面圖，圖6是沿著圖5示出的線V-V所取的截面圖。
在這個實施例中，偽結構圖案由偽有源區18和偽柵電極19的疊層構成。在以每個熔絲F的熔絲斷裂點BP為中心、直徑為X+2α的區域中不設置層疊的偽結構18、19。因為使用了柵電極，所以可以保證主電路區域中的柵電極圖案的精確度，並且因為在熔絲電路區域中圍繞斷裂點的預定區域中不設置偽結構圖案，所以可以保證熔絲斷裂餘量。還避免了對襯底的毀壞。其他點與第一實施例相似。
圖7和8示出了根據本發明第三實施例的半導體器件。圖7是平面圖，圖8是沿圖7中示出的線VIII-VIII所取的截面圖。
在這個實施例中，在整個熔絲電路區域中形成偽有源區。在斷裂點BP下方也設置偽有源區。在熔絲電路區域中，形成覆蓋偽有源區18的表面的連續絕緣膜42。絕緣膜42防止偽有源區18的表面被矽化。
偽有源區18具有外露的矽襯底表面。這個矽襯底表面由氧化矽或類似物質所構成的絕緣膜42所覆蓋。這個結構類似於利用STI方法形成的矽襯底。雖然存在臺階結構，但是認為對雷射束反射率的影響更小了。雖然在斷裂點BP的正下方存在偽有源區18，但是雷射束吸收也很有限，因為沒有多晶矽層和矽化物層。因此有可能保證操作餘量並減少對襯底的毀壞。
已經結合優選實施例對本發明進行了描述。但是本發明不限於上述實施例。對於本領域的技術人員，很明顯可以對本發明作出其他多種修改、改進、組合以及其他變化。
權利要求
1.一種半導體器件，包括具有主表面的半導體襯底；在所述主表面上方形成的熔絲電路，所述熔絲電路具有熔絲元件，所述的每個熔絲元件具有預定斷裂點；第一槽隔離區，其在所述半導體襯底的表面層中在所述熔絲電路下方形成；以及多個偽有源區，其穿透所述第一槽隔離區形成在除了圍繞所述預定斷裂點的預定區域之外的區域中。
2.根據權利要求1所述的半導體器件，還包括覆蓋至少一個所述偽有源區的矽化物層。
3.根據權利要求1所述的半導體器件，還包括多個絕緣膜，每個絕緣膜都覆蓋一個相關的所述偽有源區的半導體表面。
4.根據權利要求1所述的半導體器件，還包括覆蓋所述偽有源區的半導體表面的連續絕緣膜。
5.根據權利要求1所述的半導體器件，還包括第二槽隔離區，其形成在所述半導體襯底的表面層中與所述熔絲電路不同的區域中；有源區，其穿透所述第二槽隔離區而形成；以及包含MOS電晶體的主電路，所述MOS電晶體包括橫穿於所述有源區的表面上而形成的被絕緣的柵電極，在所述被絕緣的柵電極兩側的所述有源區中形成的源/漏區，以及在所述源/漏區的表面上形成的矽化物層。
6.根據權利要求1所述的半導體器件，還包括在至少一個所述偽有源區上形成的偽柵電極。
7.根據權利要求1所述的半導體器件，其中所述預定區域是具有預定半徑的區域。
8.根據權利要求1所述的半導體器件，還包括具有通路導體和布線圖案的多個布線層，其中所述熔絲電路由護圈圍繞，所述護圈由與所述通路導體和所述布線圖案的層相同的層構成。
9.一種半導體器件，包括具有主表面的半導體襯底；在所述主表面上方形成的熔絲電路，所述熔絲電路具有熔絲元件，每個所述熔絲元件具有預定斷裂點；第一槽隔離區，其在所述半導體襯底的表面層中在所述熔絲電路下方形成；多個偽有源區，其穿透所述第一槽隔離區而形成；以及絕緣膜，其覆蓋所述偽有源區的半導體表面。
10.根據權利要求9所述的半導體器件，還包括第二槽隔離區，其在所述半導體襯底的所述表面層中在不同於所述熔絲電路的區域中形成；有源區，其穿透所述第二槽隔離區而形成；以及包括MOS電晶體的主電路，所述MOS電晶體包括橫穿於所述有源區的表面上而形成的被絕緣的柵電極，在所述絕緣柵電極兩側的所述有源區中形成的源/漏區，以及在所述源/漏區的表面上形成的矽化物層，其中，所述偽有源區的半導體表面沒有矽化物層。
全文摘要
一種半導體器件，具有具有主表面的半導體襯底；在所述主表面上方形成的熔絲電路，所述熔絲電路具有熔絲元件，每個所述熔絲元件具有預定斷裂點；第一槽隔離區，其在所述半導體襯底的表面層上在所述熔絲電路的下方形成；以及多個偽有源區，其穿過所述第一槽隔離區在除了圍繞所述預定斷裂點的預定區域以外的區域形成。雖然在熔絲電路中還形成偽結構，但是本發明防止了斷裂餘量被降低，並且避免了襯底毀壞，同時保證了表面平坦度和線寬的可控制性。
文檔編號H01L21/82GK1499627SQ200310102360
公開日2004年5月26日 申請日期2003年10月27日 優先權日2002年10月31日
發明者南條亮太, 大塚敏志, 澤田豐治, 助川和雄, 志, 治, 雄 申請人:富士通株式會社