時鐘恢復裝置的製作方法

2023-05-13 02:45:16

專利名稱：時鐘恢復裝置的製作方法
技術領域：
本發明涉及用於數字存儲器件的時鐘恢復裝置。
背景技術：
數字存儲器件為了從重放信號中高速提取時鐘脈衝，利用在重放信號前同步區域(preamble area)中存儲的同步信號。該同步信號對應於電壓控制振蕩器(此後簡稱『VCO』)的振蕩頻率。該VCO的振蕩頻率由控制電壓控制。為了控制VCO振蕩的初始相位，採用模擬零相位重啟動裝置作為時鐘恢復裝置，現有技術中模擬零相位重啟動裝置採用模擬延時元件。例如，在無抖動模式下採用恆定線性速度控制(此後簡稱為『CLV控制』)將圓盤狀記錄介質中記錄的數據進行重放，重放信號的頻率一般變得恆定。此外，由於模擬延時元件具有依賴於頻率的內在分散特性，所以很難將時鐘振蕩信號的初始相位穩定控制在期望值。
一種情況是採用恆定線性角速度控制(此後簡稱『CAV控制』)重放記錄在圓盤狀記錄介質中的數據，例如單個記錄介質中重放數據的頻率變化很大的情況。在這種情況下進行尋道時，時鐘速率在碟片的內磁軌和外磁軌之間頻繁變化。因此，採用模擬零相位重啟動裝置的時鐘恢復裝置很難充分利用其功能，因為它對所處理的每一個頻率值都需要預先學習。
相應地，在重放信號頻率改變時，需要一種在初始相位觀測信息的基礎上能夠穩定調節振蕩信號初始相位的時鐘恢復裝置，從而實現鎖相環(此後簡稱『PLL』)的相位和頻率快速同步引入而無須預先學習過程。
圖4為現有技術中用在數字存儲器件中的時鐘恢復裝置20的方框圖。頭22讀取圓盤狀記錄介質21中記錄的數據。由頭22讀取的重放信號輸入到時鐘恢復裝置20中，並接受初始振蕩相位控制。更具體地，頭22輸出的重放信號進入比較器23和相位比較器27。比較器23將重放信號與參考電壓比較從而把重放信號轉換成零值或非零值的二進位信號。脈衝發生器電路24產生脈衝信號用於控制它所得到的二進位信號的振蕩初始相位。隨後延時控制電路25調整時限以延時輸出脈衝信號。
另一方面，作為PLL組成元件的相位比較器27檢測兩個A.C輸入信號之間的相位差。其中，相位比較器27檢測頭22輸出的重放信號和VCO 26輸出的時鐘之間的相位差，這將在後面說明。同樣作為PLL組成元件的環路濾波器28對相位比較器27輸出的相位差信號積分以限制相位差信號的頻帶。此處所示環路濾波器28由模擬元件組成，通常採用低通濾波器。作為PLL基本組成元件的VCO 26對應環路濾波器28輸出的相位差信號值產生相應頻率的振蕩時鐘。
通常，通過檢測進入相位比較器27的重放信號和VCO 26輸出的時鐘之間的相位差，時鐘恢復裝置對時鐘的頻率和相位進行控制，然後在環路濾波器28中將相位差積分後反饋給VCO 26。如圖5A所示，頭22輸出的重放信號就是從前同步區和數據區中讀出的信號。重放信號中時鐘信號的高速提取僅取決於從前同步區中檢測到的初始相位信息的精確度，同時，返回檢測的相位信息用於控制時鐘。更具體地說，PLL的高速同步引入以下述方式進行。
在重放信號從前同步區中的同步信號變為數據區中的信號以前，比較器23用二進位信號代替上述重放信號。為了使比較器23將輸入信號轉換為二進位形式，需要給出一個參考電平(電壓)與輸入信號進行比較。選擇一個接近零的值作為時鐘恢復裝置中比較器23的參考電平。但是，參考電平的數值必須不受DC波動影響。圖5A左半邊是輸入比較器23的重放信號的前同步區波形。進一步，圖5B所示為當比較器23在參考電平(圖5A中所示閾值『ref』)的基礎上工作時的輸出波形(二進位信號)。
如圖5B中所示的比較器23的二進位信號進入如圖4所示的脈衝發生器電路24。脈衝發生器電路24採用該二進位信號的第一上升沿產生如圖5C所示的脈衝A。延時控制電路25將脈衝A恰好延時預定時間『td』後輸出圖5D所示的脈衝A』。該脈衝A』作為控制脈衝進入VCO 26用於初始振蕩相位控制，同時用於VCO 26振蕩初始階段的相位控制。VCO 26振蕩初始階段相位控制表示VCO 6在脈衝A』持續期間暫停振蕩，而在脈衝A』下降後重新啟動振蕩，如圖5E所示。上述控制方式可以在重放信號前同步區高速鎖定PLL。
如果只採用CLV重放，從頭22向前傳送的重放信號的頻率幾乎不變。在該條件下，上述方法可以看作PLL中高速同步引入的有效方式。然而，在使用圓盤狀記錄介質1的典型數字存儲設備中，在從一個磁軌移動(尋道、查找等)到另一個磁軌時重放信號的頻率變化很大。另外，如上所述，在CAV重放過程中存在時鐘速率變化頻繁的現象。在此情況下，因為重放信號變化很大，如果採用圖4中所示模擬零相位重啟動裝置作為時鐘恢復裝置將很難充分利用該裝置的功能。
相應地，如果將該模擬零相位重啟動裝置作為時鐘恢復裝置用於重放信號變化很大或重放信號變化頻繁的系統，存在的問題是除非對於確定的有限頻率範圍，否則該裝置在VCO振蕩初始階段不能提供穩定的相位控制。
發明概述本發明是鑑於現有技術中存在的上述問題而提出的。與模擬零相位重啟動裝置相比，本發明的目標是實現一種時鐘恢復裝置，使得即使在重放信號變化很大或重放信號頻率變化頻繁的系統中，也能夠在振蕩初始階段進行精確相位控制，且將PLL的相位和頻率穩定高速地同步引入。
為了實現上述目標，本發明是關於利用頭進行掃描重放記錄在記錄介質中的信號的時鐘恢復裝置。同時產生時鐘信號用於從重放信號中包含的同步信號中進行數據解碼。該裝置特點在於具有a)電壓控制振蕩器，其振蕩頻率由控制電壓控制，用於同時產生參考相位時鐘和另一不同相位的時鐘；b)利用上述時鐘將頭讀出的重放信號轉換成數字重放信號的模擬-數字轉換器；c)用於檢測模擬-數字轉換器輸出的重放信號和電壓控制振蕩器輸出的參考相位時鐘信號之間初始相位差的初始相位檢測器；d)以使初始相位差最小的方式選擇電壓控制振蕩器時鐘相位，並將特定相位的時鐘信號作為採樣信號提供給模擬-數字轉換器的數字移相器；e)用於檢測模擬-數字轉換器輸出的重放信號和數字移相器輸出的時鐘之間相位差，並輸出檢測結果作為相位差信號的數字相位比較器；f)用於限制數字相位比較器輸出的相位差信號頻帶的環路濾波器；以及用於將環路濾波器輸出轉換成模擬形式，並將其作為控制電壓供給電壓控制振蕩器的數字-模擬轉換器。
附圖簡介

圖1為本發明實施例的時鐘恢復裝置結構的方框圖；圖2A為同一實施例的時鐘恢復裝置中所用VCO的結構圖；圖2B為同一實施例的時鐘恢復裝置中所用VCO中作為其組成元件的延時元件電路圖；圖3為同一實施例的VCO振蕩波形圖；圖4為現有技術的時鐘恢復裝置結構方框圖；圖5A為現有技術的時鐘恢復裝置的記錄介質中讀出的重放信號波形圖；圖5B為重放信號前同步區中的信號經過現有技術中時鐘恢復裝置的比較器後得到的波形圖；圖5C為現有技術中時鐘恢復裝置的脈衝發生器電路輸出的波形圖；圖5D為現有技術中時鐘恢復裝置的延時控制電路輸出的波形圖；圖5E為在振蕩初始階段採用相位控制時，現有技術中時鐘恢復裝置的VCO振蕩波形圖。
優選實施方案描述對本發明實施例的時鐘恢復裝置根據圖1～3進行說明。圖1為本發明優選實施例中時鐘恢復裝置結構方框圖。存儲數字數據的記錄介質1為圓盤狀記錄介質。如圖5A所示形式的信號存儲在記錄介質的各個扇區中。頭2從記錄介質1中讀出記錄在其中的信號。頭2讀出的重放信號進入模擬-數字轉換器3(此後以『ADC』表示)。ADC 3利用數字移相器5輸出的時鐘對重放信號進行採樣，並將其轉換成數字形式。ADC 3輸出的數字重放信號進入初始相位檢測器4和數字相位比較器7。
頭2進入前同步區時，初始相位檢測器4檢測ADC 3轉換輸出的數字重放信號的初始相位，並保持其值。以初始相位檢測器4檢測的初始相位為基礎，數字移相器5將電壓控制振蕩器6(此後以『VCO』表示)的振蕩相位用選擇器移位。VCO 6是根據數字-模擬轉換器9(此後以『DAC』表示)輸出的模擬相位差信號產生時鐘的電路。
圖2所示為VCO 6的典型結構。VCO 6為具有圖2A所示結構的環形振蕩器，其中『n』(奇數)個延時元件D串接成環形。本實施例中使用7組延時元件D1、D2、D3、D4、D5、D6和D7。延時元件D1、D3、D5和D7的輸出端分別用P1、P2、P3和P4表示，並且每個輸出端的信號輸出到數字移相器5。
圖2B為延時元件D的結構圖。如圖所示，延時元件D包括互補連接的MOS電晶體11和12(CMOS驅動器)、為電晶體11的漏極提供電流的電壓控制恆流電源13、以及與COMS驅動器的輸出端及地線連接的電容器14。電壓控制恆流電源13根據圖1中所示DAC 9輸出的相位差信號為電晶體11和12提供漏電流。延時元件D中信號的延時時間『τ』由電容器14的充電時間控制。因此，VCO 6的振蕩頻率由延時元件D的級數『n』和DAC 9的輸出電壓決定。如上所述的結構中，如果DAC 9的輸出電壓恆定，那麼通過選擇輸出端P1-P4之間的任一輸出可以得到具有所需相位的時鐘。
圖1中數字相位比較器7檢測數字重放信號參考點和數字移相器5輸出的時鐘之間的相位差，從而產生數字相位差信號。用於限制數字相位差信號頻帶的環路濾波器8包括加法器、乘法器和選擇器等。數字-模擬轉換器(『DAC』)9將環路濾波器8輸出的數字相位差信號轉換成模擬相位差信號。通過使用模擬控制的VCO 6，PLL以數字形式組成。
數字移相器5輸出的時鐘不僅提供給ADC 3，也提供給初始相位檢測器4、數字相位比較器7、環路濾波器8和DAC 9，儘管這在圖中沒有畫出。
當從重放信號中高速提取時鐘時，時鐘恢復裝置以下文所述方式工作。當向頭2發出對記錄介質1的尋道、查找等命令時，初始相位檢測器4、數字移相器5和數字相位比較器7分別停止工作，否則PLL將完全解鎖。在此情況下，VCO 6的振蕩頻率自動從初始值變化到預定值，當振蕩頻率接近重放信號中時鐘的頻率時，初始相位檢測器4、數字移相器5和數字相位比較器7分別開始啟動。
在此狀態下當頭2進入前同步區時，不僅需要精確檢測初始相位差信息而且要保持它，還要迅速反饋給使用初始相位差信息進行振蕩的VCO 6。為實現該功能，當初始相位檢測器4檢測的初始相位差信息傳送給數字移相器5後進行如下處理。
在以如圖2A所示環形振蕩器構成的VCO中，從輸出端P4輸出具有初始參考相位的振蕩輸出(時鐘)。在此情況下，當振蕩周期為『 T』時，從輸出端P1、P2和P3分別得到相對於參考相位(m等於1或2)以(m/n)T遞增的不同相位的振蕩輸出。以上述方法從輸出端P1-P4得到的振蕩輸出波形如圖3所示。根據由初始相位檢測器4檢測和保持的初始相位差信息，數字移相器5從VCO 6輸出的多個不同相位的時鐘中選擇初始相位差最接近零的時鐘。上述操作可以立刻使用能夠最好反映初始相位差檢測結果的時鐘。
然後，數字相位比較器7檢測數字重放信號參考點和數字移相器5輸出的時鐘之間的相位差，並產生數字相位差信號。數字比較器通過環路濾波器8和DAC 9以始終與重放時鐘頻率相對應的方式將相位差信號提供給VCO 6以控制VCO 6的振蕩頻率。
此外，如果以環形振蕩器形式構成的VCO 6的組成元件數目(如延時元件的級數)增加，那麼在從重放信號中抽取時鐘的過程中可以更加精確地對相位和頻率同步引入。
工業實用性依照本發明，即使在重放信號頻率變化很大或重放信號頻率變化頻繁的系統中，也可以根據從重放信號前同步區得到的初始相位差信息精確、快速地設置時鐘相位。因此能夠對PLL的相位和頻率的高速同步引入，且對重放信號頻率變化幾乎不產生影響。
權利要求
1.一種時鐘恢復裝置，用頭掃描記錄介質以重放其中記錄的信號，並從重放數據中包含的同步信號中產生用於數據解碼的時鐘，該時鐘恢復裝置包括a)電壓控制振蕩器，其振蕩頻率由控制電壓控制，用於同時產生參考相位時鐘和另一與其相位不同的時鐘；b)採用上述時鐘將所述頭讀出的重放信號轉換成數字重放信號的模擬-數字轉換器；c)檢測所述模擬-數字轉換器輸出的重放信號和所述電壓控制振蕩器輸出的參考相位時鐘之間的初始相位差的初始相位檢測器；d)以使初始相位差最小的方式選擇所述電壓控制振蕩器的時鐘相位，然後將特定相位的時鐘送給所述模擬-數字轉換器作為採樣信號的數字移相器；e)檢測所述模擬-數字轉換器輸出的重放信號和所述數字移相器輸出的時鐘之間相位差，並輸出檢測結果作為相位差信號的數字相位比較器；f)用於限制所述數字相位比較器輸出的相位差信號頻帶的環路濾波器；以及g)將所述環路濾波器輸出轉換成模擬形式，然後提供給所述電壓控制振蕩器作為控制電壓的數字-模擬轉換器。
2.如權利要求1中所述的時鐘恢復裝置，其中所述電壓控制振蕩器包含環形振蕩器，它具有n個(n是奇數)串接成環形的延時元件，且所述數字-模擬轉換器以延時元件的第一、第二、......第n個輸出端中的每一個分別輸出不同相位的時鐘的方式，根據電壓輸出對延時元件的信號延時時間進行控制。
全文摘要
用頭(2)重放記錄在記錄介質(1)中的數據,然後ADC(3)將其轉換成數字重放信號。初始相位檢測器(4)檢測初始相位並保持。VCO(6)以環形振蕩器的形式組成,其振蕩頻率由相位差信號控制並且相位可選擇。根據初始相位差信息來移位VCO(6)的重啟動振蕩相位。另外,當頭(2)的掃描速度改變時,數字相位比較器(7)將重放信號的相位與VCO(6)的時鐘相位進行比較,然後根據相位差控制VCO(6)的控制電壓。
文檔編號H03L7/099GK1277720SQ99801575
公開日2000年12月20日 申請日期1999年9月8日 優先權日1998年9月11日
發明者佐藤慎一郎, 丸川昭二 申請人:松下電器產業株式會社