一種應用於高速接口的阻抗校正電路的製作方法

2023-05-14 10:52:06 1

一種應用於高速接口的阻抗校正電路的製作方法
【專利摘要】本發明公開了一種應用於高速接口的阻抗校正電路，具有自動校正模式和手動校正模式，模擬比較電路部分包括電阻陣列電路和電壓比較器，電阻陣列電路根據接收自數字邏輯電路部分輸出的數字控制碼值，控制自身串聯於每條電阻支路中開關的斷開和閉合；電壓比較器將比較結果輸送到數字邏輯電路部分，使數字邏輯電路部分和模擬比較電路部分在自動校正模式下構成一個反饋迴路，逐漸實現阻抗匹配；在手動校正模式下，通過向模擬比較電路部分中的電阻陣列電路多次手動輸入控制碼值，調節模擬比較電路部分中電阻陣列電路的電阻總值，實現阻抗匹配。利用本發明，可以在大範圍內對輸入阻抗進行校正，並且對工藝、電壓和溫度等因素具有較強的抗幹擾能力。
【專利說明】-種應用於高速接口的阻抗校正電路

【技術領域】
[0001] 本發明涉及數據傳輸【技術領域】，特別涉及一種應用於高速接口的阻抗校正電路。

【背景技術】
[0002] 隨著信息技術飛速發展，如今的社會進入了"大數據"時代，數據傳輸變得越來越 重要，接口電路具有廣闊的應用範圍，接口電路主要包括發送器和接收器兩部分。為提高 電路的抗噪性能，高速信號一般採用全差分形式傳輸。高速發送器負責將編碼子層發送過 來的並行數位訊號轉化為單路的數據，通過輸出驅動器發送到信道上，即完成信號由低速 並行模式到高速模式的轉換，整個過程是在時鐘的同步作用下完成的。高速接收器需要有 阻抗校正電路，來提高接收到的信號完整性，再經過均衡器改善信號眼圖質量後，由時鐘數 據恢復電路根據輸入數據來調整本地時鐘，恢復出恰當頻率和相位的時鐘信號重新採樣數 據，從而得到重定時後乾淨且穩定的數據信號，最後通過解串化電路將高速的信號轉化為 低速的並行信號輸出。
[0003] 在高速信號傳輸過程中，阻抗匹配程度的高低會關係到信號的質量優劣，所以需 要進行阻抗匹配以降低阻抗不連續造成的信號反射，來提高信號完整性。因此，如何提高片 內阻抗匹配電路的精度是接口電路設計中的一個重點和難點。
[0004] 本發明根據電阻的工藝偏差特徵和接收端對阻抗精度的要求，合理的設置起始和 結束阻抗值，使得校正過程簡捷並且符合精度要求。同時設計了手動校正和自動校正兩種 方案，確保阻抗校正功能的實現。


【發明內容】

[0005] (一）要解決的技術問題
[0006] 有鑑於此，本發明的主要目的在於提供一種應用於高速接口的高精度大範圍阻抗 校正電路，以提高阻抗校正電路的校正精度和校正範圍。
[0007] (二）技術方案
[0008] 為達到上述目的，本發明提供了一種應用於高速接口的阻抗校正電路，該阻抗校 正電路具有自動校正模式和手動校正模式兩種工作模式，包括數字邏輯電路部分和模擬比 較電路部分，其中：模擬比較電路部分包括電阻陣列電路和電壓比較器，電阻陣列電路根據 接收自數字邏輯電路部分輸出的數字控制碼值，控制自身串聯於每條電阻支路中開關的斷 開和閉合；電壓比較器將比較結果輸送到數字邏輯電路部分，使數字邏輯電路部分和模擬 比較電路部分在自動校正模式下構成一個反饋迴路，逐漸實現阻抗匹配；在手動校正模式 下，通過向模擬比較電路部分中的電阻陣列電路多次手動輸入控制碼值，調節模擬比較電 路部分中電阻陣列電路的電阻總值，實現阻抗匹配。
[0009] 上述方案中，所述電壓比較器有兩個輸入端，一端接固定的參考電壓Vref = 〇. 3V，另一端接逐漸變化的電壓Vchange，該逐漸變化的電壓Vchange由電阻陣列電路的總 阻值決定。
[0010] 上述方案中，所述電阻陣列電路由47條電阻支路並聯而成，每條電阻支路均由一 個電阻和一個開關串聯而成，其中有46條電阻支路中的電阻為3400歐姆，這46條電阻支 路中的22條電阻支路中的開關始終處於閉合狀態，即這22條電阻支路始終並聯到總電阻 中，其餘24條電阻支路為可控電阻支路，這24條電阻支路中的開關由數字邏輯電路部分控 制；另外一條電阻支路中的電阻為6800歐姆。
[0011] 上述方案中，所述數字邏輯電路部分包括主模塊和子模塊兩部分，二者均用於控 制自動校正模式；在手動校正模式時，數字邏輯電路部分直接為模擬比較電路部分中的電 阻陣列電路賦值，控制電阻陣列電路中各電阻支路的併入和斷開。
[0012] 上述方案中，所述數字邏輯電路部分的主模塊，用於定義一個25種狀態的狀態 機，對應於電阻陣列電路中並聯的24條可控電阻支路，對電阻陣列電路進行自動校正的測 試，每次狀態轉換將測試值ENC保存到變量ENC_REG中，待測試結束後，將變量ENC_REG的 值賦給變量頂ENC，來控制電阻陣列電路中各支路的開關。在自動校正模式下，狀態機的轉 換由電壓比較器的輸出信號UD_P控制。
[0013] 上述方案中，所述數字邏輯電路部分的子模塊，用於定義另一個狀態機，該狀態機 是用於控制阻值為6800歐姆的電阻的併入與斷開，以及生成自動校正完成標誌Complete， 其中阻值為6800歐姆的電阻為第47電阻。
[0014] 上述方案中，所述電壓比較器輸出值UD_P狀態為"1"時，是初始START狀態；當出 現"0"時，進入S1狀態，在S1狀態，如果UD_P為"1"，那麼就已經出現了 "101"，這時自動 校正完成；如果UD_P為0,這時出現了 "100"，則第47個電阻上的開關打開，電阻並聯到總 電阻中，同時回到START狀態；在100之後出現"101"的情況，這時自動校正完成。
[0015] 上述方案中，在手動校正模式下，不使用狀態機，直接賦值給模擬比較電路部分中 的電阻陣列電路，並且不需要經過測試模塊測試，直接對變量MENC賦值；手動校正由外部 輸入信號Ex_state控制，相當於將外部的5位信號編碼為24位信號，控制電阻陣 列電路可控支路中開關的閉合和斷開；每次賦值，校正完成標誌Complete都置位為" 1"。
[0016] 上述方案中，在復位和校正過程中，給變量頂ENC賦初值24h000fff，保證電阻值 在100歐左右，自動校正沒有完成之前，此值不被改寫；自動校正完成之後，校正得到的數 字碼值輸入給變量頂ENC。
[0017] 上述方案中，在該阻抗校正電路中加入了使能輸入信號enable，目的是在有穩 定的時鐘之後再自動校正，否則不開啟狀態機；加入了輸出信號MENC_D，對校正結果進 行解碼，由24位解碼為5位，便於外部監測；且輸入信號同步，將復位信號rst、使能信號 enable、模式控制標誌ImpCtrl、外部輸入信號Ex_state 信號同步，防止發生邊 緣錯誤的情況。
[0018] (三）有益效果
[0019] 本發明提供的應用於高速接口的阻抗校正電路分為自動和手動兩種工作模式，自 動校正工作模式下，該電路是一種閉環反饋式結構阻抗校正電路，通過由數字邏輯部分狀 態機控制電阻陣列中並聯電阻的條數，改變電壓比較器輸入，進而改變輸出結果，通過使電 壓比較器兩個輸入端電壓逐漸逼近，從而使兩個差分輸入端的電阻逐漸逼近100歐姆。通 過合理設計每條支路上電阻的阻值與電阻支路數，如本發明實例中共有47條電阻支路，每 條支路上電阻為3400歐姆，可以有效克服工藝上、電源電壓以及溫度等因素帶來的幹擾問 題，提高校正精度，從而增強電路的穩定性，改善電路的魯棒性。

【專利附圖】

【附圖說明】
[0020] 圖1為現有的高速接口收發器的結構框圖；
[0021] 圖2為本發明提供的應用於高速接口的阻抗校正電路的結構示意圖；
[0022] 圖3為本發明提供的應用於高速接口的阻抗校正電路中模擬比較電路部分的示 意圖；
[0023] 圖4為本發明提供的應用於高速接口的阻抗校正電路中測試電阻陣列電路和單 通路或多通路中電阻陣列的示意圖；
[0024] 圖5為本發明提供的應用於高速接口的阻抗校正電路中參考電壓產生電路的示 意圖。

【具體實施方式】
[0025] 為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照 附圖，對本發明進一步詳細說明。
[0026] 圖1示出了現有的高速接口收發器的結構框圖，包括串化器101、發送器102、鎖相 環103、發送端匹配電阻104、接收端匹配電阻105、接收器106、解串器107以及時鐘數據恢 復電路108。本發明提供的應用於高速接口的阻抗校正電路即是針對接收端匹配電阻105 部分實現接收端阻抗的匹配，逐步校正接收端差分1〇〇歐姆的匹配電阻，其中105部分的電 阻陣列形式與電阻陣列121相同。
[0027] 圖2示出了本發明提供的應用於高速接口的阻抗校正電路的結構示意圖，該阻抗 校正電路具有自動校正模式和手動校正模式兩種工作模式，包括數字邏輯電路部分111和 模擬比較電路部分112,其中：模擬比較電路部分112包括電阻陣列電路121和電壓比較器 122,電阻陣列電路121根據接收自數字邏輯電路部分111輸出的數字控制碼值，控制自身 串聯於每條電阻支路中開關的斷開和閉合；電壓比較器122將比較結果輸送到數字邏輯電 路部分111，使數字邏輯電路部分111和模擬比較電路部分112在自動校正模式下構成一個 反饋迴路，逐漸實現阻抗匹配；在手動校正模式下，通過向模擬比較電路部分112中的電阻 陣列電路121多次手動輸入控制碼值，調節模擬比較電路部分112中電阻陣列電路121的 電阻總值，實現阻抗匹配。最終的邏輯控制碼值輸送給通道中電阻陣列電路，控制通道中電 阻陣列上的開關，控制並聯電阻的支路數，實現阻抗匹配。
[0028] 本發明提供的應用於高速接口的阻抗校正電路，包括數字邏輯電路部分與模擬比 較電路部分。阻抗校正電路工作模式分為兩種：一種為自動校正模式，一種為手動校正模 式，由控制信號imp_ctrl對模式進行控制。
[0029] 模擬比較電路包括電壓比較器和電阻陣列電路。當模式控制信號imp_Ctrl為低 時，進入自動校正模式，電壓比較器一個輸入端接固定參考電壓，另一個輸入端接變化的電 壓，電壓比較器的比較結果輸送到數字邏輯電路部分，數字邏輯電路部分將根據電壓比較 器的結果輸出新的控制碼值，改變電阻串陣列中電阻的並聯情況，進而改變電壓比較器輸 入端的電壓，之後電壓比較器的比較結果重新輸送到數字邏輯電路部分，如此形成一個反 饋迴路。由電壓比較器兩個輸入端電壓逐漸逼近，使接口電路的接收端差分輸入之間的電 阻逐漸接近100歐姆，實現阻抗校正。當校正結束時，校正結束標誌Complete由低變為高。 該電路是閉環反饋式結構，通過連續進行比較和調節，可以提高校正的精度。當模式控制信 號imp_Ctrl為高時，啟動手動模式，可以通過手動調節24個可控電阻的開關，人為決定在 原有電阻的基礎上再次並聯多少阻值的電阻。
[0030] 本發明提供的應用於高速接口的阻抗校正電路，是一種數字模擬混合電路結構， 結構簡單，邏輯清晰，可以在大範圍內對輸入阻抗進行校正，並且對工藝、電壓和溫度（PVT) 等因素具有較強的抗幹擾能力。
[0031] 如圖3所示，圖3示出了模擬比較電路部分的示意圖，其中主要包括電阻陣列121 和電壓比較器122,電壓比較器122有兩個輸入端，一端接固定的參考電壓Vref= 0. 3V，另 一端接逐漸變化的電壓Vchange，該逐漸變化的電壓Vchange由電阻陣列電路的總阻值決 定。電壓比較器122的輸出值給數字邏輯電路部分111。在電阻陣列電路121的兩端分別 需要在片外接一個50歐姆的精密電阻，與電阻陣列電路121串聯對電源電壓進行分壓，第 一電阻123上端接電源電壓，在本發明實例中，電源電壓為1. 2V，第二電阻124下端接地電 位，採樣電壓Vchange再與參考電壓Vref比較。
[0032] 每一路的電阻陣列電路（包括用於接收通路上的電阻陣列105和用於阻抗校正測 試電路中的電阻陣列121)有46個阻值為3400歐姆的標準電阻和1個阻值為6800歐姆的 電阻，其中，所有電阻陣列電路中有22個標準電阻支路上的開關一直保持閉合狀態，自動 校正起始時，測試電阻陣列的電阻值為154歐姆。校正開始後，剩餘的24個標準電阻在自 動校正時依次打開開關，即電阻串聯的開關被打開，每次打開一個開關，將電阻並聯到總電 阻中去，直到出現校正完成標誌，則並聯電阻的支路數就確定了。在標準工藝角情況下，在 開啟12個電阻後校正結束，總的阻值在100歐姆左右，本校正範圍涵蓋了所有工藝角情況， 在電阻阻值偏差到工藝角典型值的70%到130%情況下，均可以校正回100歐姆附近。在 接收端，採用外接兩個50歐姆精密電阻的形式來對差分100歐姆電阻進行校正，電阻校正 阻值是間斷的，在100歐姆附近的最小校正步長為2. 8歐姆。
[0033] 如圖4所示，電阻陣列電路由47條電阻支路並聯而成，每條電阻支路均由一個電 阻和一個開關串聯而成，其中有46條電阻支路中的電阻為3400歐姆，這46條電阻支路中 的22條電阻支路中的開關始終處於閉合狀態，即這22條電阻支路始終並聯到總電阻中，其 餘24條電阻支路為可控電阻支路，這24條電阻支路中的開關由數字邏輯電路部分控制；另 外一條電阻支路中的電阻為6800歐姆。
[0034] 圖2中，數字邏輯電路部分包括主模塊和子模塊兩部分，二者均用於控制自動校 正模式；在手動校正模式時，數字邏輯電路部分直接為模擬比較電路部分中的電阻陣列電 路賦值，控制電阻陣列電路中各電阻支路的併入和斷開。
[0035] 數字邏輯電路部分的主模塊，用於定義一個25種狀態的狀態機，對應於電阻陣列 電路中並聯的24條可控電阻支路，對電阻陣列電路進行自動校正的測試，每次狀態轉換將 測試值ENC保存到變量ENC_REG中，待測試結束後，將變量ENC_REG的值賦給變量IMENC，來 控制電阻陣列電路中各支路的開關。在自動校正模式下，狀態機的轉換由電壓比較器的輸 出信號UD_P控制。
[0036] 數字邏輯電路部分的子模塊，用於定義另一個狀態機，該狀態機是用於控制阻值 為6800歐姆的電阻的併入與斷開，以及生成自動校正完成標誌Complete，其中阻值為6800 歐姆的電阻為第47電阻。
[0037] 電壓比較器輸出值UD_P狀態為"1"時，是初始START狀態；當出現"0"時，進入 S1狀態，在S1狀態，如果UD_PS"1"，那麼就已經出現了"101"，這時自動校正完成；如果 UD_PS〇,這時出現了"100"，則第47個電阻上的開關打開，電阻並聯到總電阻中，同時回到 START狀態；在100之後出現"101"的情況，這時自動校正完成。
[0038] 在手動校正模式下，不使用狀態機，直接賦值給模擬比較電路部分中的電阻陣列 電路，並且不需要經過測試模塊測試，直接對變量MENC賦值；手動校正由外部輸入信號 Ex_state控制，相當於將外部的5位信號編碼為24位信號，控制電阻陣列電路可 控支路中開關的閉合和斷開；每次賦值，校正完成標誌Complete都置位為"1"。
[0039] 在復位和校正過程中，給變量頂ENC賦初值24h000fff，保證電阻值在100歐左右， 自動校正沒有完成之前，此值不被改寫；自動校正完成之後，校正得到的數字碼值輸入給變 量頂ENC。
[0040] 在該阻抗校正電路中加入了使能輸入信號enable，目的是在有穩定的時鐘之後再 自動校正，否則不開啟狀態機；加入了輸出信號頂ENC_D，對校正結果進行解碼，由24位譯 碼為5位，便於外部監測；且輸入信號同步，將復位信號rst、使能信號enable、模式控制標 志Imp_ctrl、外部輸入信號Ex_state信號同步，防止發生邊緣錯誤的情況。
[0041] 在本發明中，電阻陣列的設計在阻抗校正中是很重要的部分。本發明的電阻陣列 應用於接口電路的阻抗校正，可應用於單路或者多路接口電路中，測試陣列僅在校正時使 用，校正完成後關斷，校正完成之後的碼值傳送給單路或者多路信號傳輸通道上。為了避免 由於電壓比較器不夠精確而導致的錯誤反饋和提高校正精度，測試和各通路上電阻陣列中 均加了第47電阻，由shift信號控制開啟。圖4示出了測試電路和通路中電阻陣列的示意 圖。第1電阻1301直到第46電阻1346大小相等，均為3400歐姆，第47電阻1347阻值為 前面46個電阻的2倍，大小為6800歐姆，在並聯到整體電阻中時，整體電阻阻值的改變要 小於並聯3400歐姆的電阻，這樣可以在電壓比較器精度不夠時，使電壓比較器仍然能夠輸 出"101"結束標誌。
[0042] 在本發明中，需要片內產生參考電壓，圖5示出了參考電壓產生電路，電阻R(141) 阻值與電阻R(143)阻值相同，R(142)的阻值大小是R(141)阻值大小的二倍。當電源電壓 VDD為1. 2V時，參考電壓Vref則為0. 3V，接到電壓比較器固定電壓輸入端。
[0043] 表1示出了本發明中校正完成後的電阻值。本發明的阻抗校正電路結構簡單，功 耗低，易於實現；對於PVT等因素的影響抗幹擾能力強，校正精度高，非常適合應用於接口 電路中。
[0044]

【權利要求】
1. 一種應用於高速接口的阻抗校正電路，其特徵在於，該阻抗校正電路具有自動校正 模式和手動校正模式兩種工作模式，包括數字邏輯電路部分和模擬比較電路部分，其中： 模擬比較電路部分包括電阻陣列電路和電壓比較器，電阻陣列電路根據接收自數字邏 輯電路部分輸出的數字控制碼值，控制自身串聯於每條電阻支路中開關的斷開和閉合； 電壓比較器將比較結果輸送到數字邏輯電路部分，使數字邏輯電路部分和模擬比較電 路部分在自動校正模式下構成一個反饋迴路，逐漸實現阻抗匹配； 在手動校正模式下，通過向模擬比較電路部分中的電阻陣列電路多次手動輸入控制碼 值，調節模擬比較電路部分中電阻陣列電路的電阻總值，實現阻抗匹配。
2. 根據權利要求1所述的應用於高速接口的阻抗校正電路，其特徵在於，所述電壓 比較器有兩個輸入端，一端接固定的參考電壓化ef = 0. 3V，另一端接逐漸變化的電壓 Vchange，該逐漸變化的電壓Vchange由電阻陣列電路的總阻值決定。
3. 根據權利要求1所述的應用於高速接口的阻抗校正電路，其特徵在於，所述電阻陣 列電路由47條電阻支路並聯而成，每條電阻支路均由一個電阻和一個開關串聯而成，其中 有46條電阻支路中的電阻為3400歐姆，該46條電阻支路中的22條電阻支路中的開關始 終處於閉合狀態，即該22條電阻支路始終並聯到總電阻中，其餘24條電阻支路為可控電阻 支路，該24條電阻支路中的開關由數字邏輯電路部分控制；另外一條電阻支路中的電阻為 6800歐姆。
4. 根據權利要求1所述的應用於高速接口的阻抗校正電路，其特徵在於，所述數字邏 輯電路部分包括主模塊和子模塊兩部分，二者均用於控制自動校正模式；在手動校正模式 時，數字邏輯電路部分直接為模擬比較電路部分中的電阻陣列電路賦值，控制電阻陣列電 路中各電阻支路的併入和斷開。
5. 根據權利要求4所述的應用於高速接口的阻抗校正電路，其特徵在於，所述數字邏 輯電路部分的主模塊，用於定義一個25種狀態的狀態機，對應於電阻陣列電路中並聯的24 條可控電阻支路，對電阻陣列電路進行自動校正的測試，每次狀態轉換將測試值ENC保存 到變量ENC_REG中，待測試結束後，將變量ENC_REG的值賦給變量IMENC，來控制電阻陣列 電路中各支路的開關。在自動校正模式下，狀態機的轉換由電壓比較器的輸出信號UD_P控 制。
6. 根據權利要求4所述的應用於高速接口的阻抗校正電路，其特徵在於，所述數字邏 輯電路部分的子模塊，用於定義另一個狀態機，該狀態機是用於控制阻值為6800歐姆的電 阻的併入與斷開，W及生成自動校正完成標誌Complete,其中阻值為6800歐姆的電阻為第 47電阻。
7. 根據權利要求6所述的應用於高速接口的阻抗校正電路，其特徵在於，所述電壓比 較器輸出值UD_P狀態為"1"時，是初始START狀態；當出現"0"時，進入S1狀態，在S1狀 態，如果UD_P為"1 "，那麼就已經出現了 " 101 "，該時自動校正完成；如果UD_P為0，該時出 現了 "100"，則第47個電阻上的開關打開，電阻並聯到總電阻中，同時回到START狀態；在 100之後出現"101"的情況，該時自動校正完成。
8. 根據權利要求4所述的應用於高速接口的阻抗校正電路，其特徵在於，在手動校正 模式下，不使用狀態機，直接賦值給模擬比較電路部分中的電阻陣列電路，並且不需要經過 測試模塊測試，直接對變量IMENC賦值；手動校正由外部輸入信號Ex_state 控制， 相當於將外部的5位信號編碼為24位信號，控制電阻陣列電路可控支路中開關的閉合和斷 開；每次賦值，校正完成標誌Complete都置位為"1"。
9. 根據權利要求4所述的應用於高速接口的阻抗校正電路，其特徵在於，在復位和校 正過程中，給變量IMENC賦初值2化OOOfff，保證電阻值在100歐左右，自動校正沒有完成之 前，此值不被改寫；自動校正完成之後，校正得到的數字碼值輸入給變量IMENC。
10. 根據權利要求1所述的應用於高速接口的阻抗校正電路，其特徵在於，在該阻抗校 正電路中加入了使能輸入信號en油le，目的是在有穩定的時鐘之後再自動校正，否則不開 啟狀態機；加入了輸出信號IMENC_D，對校正結果進行解碼，由24位解碼為5位，便於外部 監測；且輸入信號同步，將復位信號rst、使能信號enable、模式控制標誌Imp_ctrl、外部輸 入信號Ex_state 信號同步，防止發生邊緣錯誤的情況。
【文檔編號】H03K19/0175GK104467802SQ201410677095
【公開日】2015年3月25日 申請日期:2014年11月21日 優先權日:2014年11月21日
【發明者】張鋒, 姚穆 申請人:中國科學院微電子研究所