有源像素單元及在基板上形成有源像素單元的方法
2023-05-15 00:16:16
專利名稱：有源像素單元及在基板上形成有源像素單元的方法
技術領域：
本發明涉及一種互補型金屬氧化物半導體(complementary metal-oxidesemiconductor, CMOS)圖像傳感器(image sensor)，且特別涉及一種互補型金屬氧化物半導體圖像傳感器的暗態漏電流(dark current)的降低。
背景技術：
相較於其他型圖像裝置(image device)，由於具有如晶片上信號處理(on-chip signal processing)能力、低成本與低耗電等優點，近年來互補型金屬氧化物半導體圖像傳感器(CMOS image sensor，下稱CIS)的普及率已經增加。此外，隨著晶片工業持續地往次微米節點進展並伴隨著在每一像素上結合更多構件，繼續促使CIS的解決方案超前於電耦合裝置(charge-coupled devices，CCDs)。CIS技術使得在同一裝置中整合圖像(imaging)、時序(timing)與讀出(readout)等多種功能成為可能。CIS技術也使得實際系統單晶片(system-on-a-chip)解決方案的施行成為可能，其作為以顯示為中心應用 (display-centric application)方面的擴大陣列。暗態漏電流(dark current)為用於描述圖像傳感器表現的重要參數之一。暗態漏電流(漏電流)在沒有光子進入傳感器中時流經如感光二極體的感光裝置的一電流。隨著像素尺寸的減少，為CIS的感光二極體所接收的光子量也減少。其結果為，暗態漏電流的影響將更為顯著。因此，最小化暗態漏電流成為了先進CIS的一關鍵問題。
發明內容
有鑑於此，本發明提供了一種有源像素單元及一種在基板上形成有源像素單元的方法，以解決上述現有技術的問題。依據一實施例，本發明提供了一種有源像素單元，位於一基板之上，包括一淺溝槽隔離結構；一感光二極體，鄰近該淺溝槽隔離結構，其中早於沉積一前金屬介電層之前由於基板製造工藝所造成的一第一應力增加了該有源像素單元的一感光二極體的暗態漏電流與白單元數量；一電晶體，其中該電晶體控制該有源像素單元的操作； 以及一應力層，沉積於該有源像素單元的多個元件之上，其中所述多個元件包括該感光二極體、該淺溝槽隔離結構與該電晶體，其中該應力層具有一第二應力反抵於施加於該基板上的該第一應力，而其中該第二應力降低了起因於該第一應力的該暗態漏電流與該白單元數量。依據另一實施例，本發明提供了一種有源像素單元，位於一基板之上，包括一淺溝槽隔離結構；一感光二極體，鄰近該淺溝槽隔離結構，其中早於沉積一前金屬介電層之前由於基板製造工藝所造成的一第一應力增加了該有源像素單元的一感光二極體的暗態漏電流與白單元數量；一 N型金屬氧化物半導體電晶體，其中該N型金屬氧化物半導體電晶體控制該有源像素單元的操作；以及一應力層，沉積於該有源像素單元的多個元件之上，其中該應力層為一前金屬介電層的一部分，而其中所述多個元件包括該感光二極體、該淺溝槽隔離結構與該電晶體，而其中該感光二極體設置於鄰近該淺溝槽隔離結構， 而該應力層具有反抵於施加於該基板上的該第一應力的一第二應力，而其中該第二應力降低了起因於該第一應力所造成該暗態漏電流與該白單元數量並增加了該N型金屬氧化物半導體電晶體的載流子遷移率。依據一實施例，本發明提供了一種在基板上形成有源像素單元的方法，包括在該基板上形成一淺溝槽隔離結構，其中在形成該淺溝槽隔離結構時在該基板上施加了一第一應力；採用拉曼光譜測量該第一應力，其中該第一應力表現出一拉曼峰值偏移數據；選擇具一第二應力的一膜層以作為一應力層，其中該第二應力用於相抵形成該淺溝槽隔離結構時所產生的該第一應力；以及沉積具有該第二應力的該應力層於該基板上， 其中該應力層覆蓋了形成於該基板上的該有源像素單元的多個元件，而所述多個元件包括了鄰近於該淺溝槽隔離結構的一感光二極體與一電晶體，其中該應力層的沉積造成了該第二應力可施加於該基板上且該第二應力相抵於該第一應力，而其中具有該第二應力的該應力層的沉積降低了暗態漏電流與白單元數量。依據又一實施例，本發明提供了一種在基板上形成有源像素單元的方法，包括在該基板上形成一淺溝槽隔離結構，其中在形成該淺溝槽隔離結構時在該基板上施加了一第一應力，其中該第一應力是通過一拉曼峰值偏移數據而量化；以及沉積具第二應力的一應力層於該基板上，其中該應力層覆蓋了形成於該基板上的該有源像素單元的多個元件，而所述多個元件包括了鄰近於該淺溝槽隔離結構的一感光二極體與一電晶體，其中該應力層的沉積造成了該第二應力可施加於該基板上，且該第二應力相抵於該第一應力，而其中具有該第二應力的該應力層的沉積降低了暗態漏電流與白單元數量。本發明可降低有源像素單元的暗態漏電流與白單元數量。為讓本發明的上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合附圖，作詳細說明如下。
圖1為一剖面圖，顯示了依據本發明的多個實施例的一有源像素單元；圖2為一工藝流程圖，顯示了依據本發明的多個實施例的形成淺溝槽隔離結構的方法；圖3A顯示了依據本發明的多個實施例的採用顯微拉曼光譜(Micro-Raman spectroscopy)測量在一基板上的淺溝槽隔離產物的多個不同製作階段中的峰值偏移情形；圖;3B顯示了在依據本發明的多個實施例中的拉曼峰值偏移與暗態漏電流間的相關性；圖3C顯示了在依據本發明的多個實施例中產生於淺溝槽隔離物的下部邊角(邊角322)處的高應力情形；圖4顯示了依據本發明的多個實施例的沉積於有源像素單元的元件上的一應力層；圖5A為一曲線圖，顯示了依據本發明的多個實施例的暗態漏電流及白單元數量與沉積於有源像素單元上一應力層的拉伸膜層應力間的相關性；
圖5B為一曲線圖，顯示了依據本發明的多個實施例中膜層應力與拉曼峰值偏移間的關係；圖6A為一工藝流程圖，顯示了依照本發明的多個實施例中沉積一應力層於具有感光二極體元件的一基板上以降低上述元件的暗態漏電流與白單元數量的一方法；圖6B為一示意圖，顯示了依據本發明的多個實施例的位於基板上的五個區域，在此些區域處使用拉曼光譜已得到相關的峰值偏移數據；圖6C顯示了依據本發明的多個實施例的由兩個次膜層所形成的一應力層；圖6D為一工藝流程圖，顯示了依照本發明的多個實施例中沉積一應力層於具有感光二極體元件的一基板上以降低上述元件的暗態漏電流與白單元數量的一方法。主要附圖標記說明100 有源像素單元；101 電晶體；102 隔離結構；104 P型釘扎層；105 感光二極體；106 柵極介電層；107 柵極層；108 間隔物；109 間隔物；110 有源像素單元的一部分；111 間隔物；120 P型外延層；150 矽基板；200、600、630 工藝流程；201、202、203、205、206、207、208、210、211 步驟；301、302、303、304 數據點；311 曲線；322 邊角；401 應力層；402 拉伸應力；403 壓縮應力；411、412 次膜層；501、502 曲線；511、512 曲線;601、602、603、605、606 步驟；631、632、633、634、635 區域；641、644、645、646 步驟。
具體實施方式
圖1顯示了依據本發明的多個實施例的一有源像素單元100的剖面圖。在此，有源像素單元100為一互補型金屬氧化物半導體圖像傳感器(CMOSimage sensor,下稱CIS)， 其具有一感光二極體105、一電晶體101與多個隔離結構102。有源像素單元100的一部分 110的細節在此則未顯示。此部分110可包括一或一個以上的電晶體、擴散區與額外的隔離結構。有源像素單元100可為任何形態的像素單元，例如是五電晶體(5T)、四電晶體(4T)、 三電晶體(3T)或一電晶體(IT)的像素單元。在有源像素單元100內如用於4T像素單元的四個電晶體的此些電晶體用於控制有源像素單元100的操作。在部分實施例中，電晶體101 為N型金屬氧化物半導體電晶體(NMOQ，而感光二極體105為一 N型感光二極體，兩者皆形成於一 P型外延層120上。P型外延層120沉積於一矽基板150之上。在部分實施例中，感光二極體105包括了 P型釘扎層(pinning layer) 104。電晶體101包括了一柵極介電層 106、一柵極層107與多個間隔物108。柵極介電層106、柵極層107與此些間隔物108可分別由一或多個膜層所形成。在部分實施例中，此些隔離結構102可為淺溝槽隔離(shallow trench isolation, STI)結構，其可包括一襯介電層(linerdielectric layer) 109 與一填 PlC介電層(gap-fill dielectric layer) Ill0在部分實施例中，此些隔離結構102可早於感光二極體105與電晶體101形成之前先形成。在形成此些隔離結構102時，會在矽基板150內的矽材料內產生應力，且更精確地說是在外延層120的矽材料內產生應力。當此些隔離結構102為淺溝槽隔離結構時，其製作與阻劑的圖案化、矽蝕刻與介電膜層的沉積等工藝有關。圖2顯示了依據本發明的多個實施例中的用於製造一淺溝槽隔離結構的一工藝流程200。工藝流程200包括了一步驟201，其沉積了一保護介電材料於矽基板之上(或更精準地為位於矽基板上的外延層之上)，以在溝槽蝕刻時保護其表面。在步驟203中，在沉積保護介電層之後，圖案化基板以形成用於定義淺溝槽隔離結構的區域。此些圖案化的操作包括了沉積一阻劑層與光刻技術，但並不限定於上述步驟。在部分實施例中，工藝流程 200包括了一選擇性的步驟202，其在步驟203施行之前沉積了一抗反射塗層(ARC)。在部分實施例中，可採用一氮氧化矽層作為此抗反射塗層。此抗反射塗層的沉積有助於如淺溝槽隔離結構102的淺溝槽隔離結構的光刻。在淺溝槽隔離結構的圖案形成之後，在步驟205 中接著在圖案化之後蝕刻經移除保護介電層而露出的基板，接著在步驟206中進行蝕刻以形成一矽溝槽(淺溝槽)並作為隔離溝槽。在採用抗反射塗層時，在步驟205中在矽溝槽蝕刻之前也包括了抗反射塗層的移除。接著步驟206，在步驟207中自基板上移除剩餘的光致抗蝕劑(或蝕刻後光致抗蝕劑)與剩餘的保護介電層。當使用抗反射塗層時，步驟207 中包括了抗反射塗層的移除。在步驟207之後，在步驟208中可形成一襯介電層以襯覆此淺隔離溝槽。此襯介電層可為二氧化矽層，其可通過在如900-1100°C的一高溫下使用一含氧工藝氣體而成長形成。在部分實施例中，襯介電層的厚度約介於約25-250埃。上述高工藝溫度與襯介電層的成長有助於修復矽蝕刻(或淺溝槽蝕刻)過程中的毀損情形。在部分實施例中，在如圖1 中所示的襯介電層109的襯層成長之後，基板接受了一鈍氣環境中的如900-1100°C的一高溫下的成長後回火(也在步驟208中)。如此的高溫回火是用於防止(或降低或修復)矽結晶缺陷(silicon crystal defects)。在氧化成長與成長後回火之後，在步驟210中沉積如圖1中所示的填隙介電層111的填隙介電層，以填入於淺溝槽隔離物中。在部分實施例
7中，採用如高密度等離子體製造工藝的一等離子體製造工藝以沉積一氧化物層。在步驟210後，在步驟211中移除高於淺溝槽隔離結構的包括填隙膜層與襯層的介電層的部分。在部分實施例中，過量的介電層經過如化學機械研磨程序的移除，在淺溝槽隔離結構形成之後，可施行額外的工藝程序以形成電晶體與感光二極體。舉例來說，此些額外工藝可包括膜層沉積、阻劑的圖案化、離子注入、蝕刻等工藝。在形成淺溝槽隔離物時，矽基板(或較精確地為外延層)接受了不同的工藝步驟， 此些工藝步驟在矽基板內造成了毀損與應力。舉例來說，淺溝槽隔離物蝕刻(或矽溝槽蝕刻)自基板內移除了矽而導致了基板的毀損。基於晶格不匹配(lattice mismatch)情形， 氧化襯層的成長、成長後回火與沉積填隙氧化物以填滿淺溝槽隔離物則在矽基板上產生應力。圖3A顯示了依據本發明的多個實施例的在淺溝槽隔離物製作時的多個階段中採用顯微拉曼光譜(Micro-Raman spectroscopy)所得到的基板的峰值偏移(peak shifts)情形。 此些數據顯示了在早於形成淺溝槽隔離的工藝施行時，拉曼峰值偏移約為520. 7cm-l (數據點301，為矽基準)。在圖3A中，在數據點302的操作之後，可在基板上操作之後得到數據點303。同樣地，數據點304的操作是在數據點303之後。用於形成淺溝槽隔離物的基板工藝操作情形，如圖2所示的工藝步驟，將產生了增加的拉曼偏移情形(cm-1)，其顯示了施力口於基板處的一壓縮應力(compressive stress)。如前所述，圖3A內的數據點301是在STI形成之前所得到。隨著工藝的進行，施加於基板壓縮應力便增加了。圖3B顯示了依據本發明的多個實施例的拉曼峰值偏移與暗態漏電流間的關連性。隨著拉曼峰值偏移的增加，增加了施加於基板上的壓縮應力並導致了暗態漏電流的增加，如曲線311所示。曲線311僅作為解說之用，拉曼峰值偏移與暗態漏電流間的關係可為線性(linear)或非線性(non-linear)。上述曲線的形狀也可能為其他形狀，只要曲線顯示了拉曼峰值偏移的增加代表了暗態漏電流的增加。如前所述，越高的拉曼峰值偏移顯示了越高的壓縮應力。圖3C所示，在部分實施例中，對於淺溝槽隔離結構的應力模擬討論顯示了可能在淺溝槽隔離結構的下部邊角(邊角322處)產生較高應力。圖1顯示了淺溝槽隔離結構102的高應力邊角(邊角322)非常接近於感光二極體105。淺溝槽隔離結構所產生的壓縮應力直接影響了鄰近的感光二極體並導致了暗態漏電流的增加。在感光二極體內的高的暗態漏電流將使得發光二極體無法操作且變成「白(像素)單元(white 「pixel」 cell)」(或稱為故障單元「non-functional cell」)。圖4顯示了依據本發明的多個實施例的沉積於有源像素單元100的多個元件上的一應力層401。有源像素單元100包括了設置於淺溝槽隔離結構102與N型金屬氧化物半導體電晶體(NMOS)IOl間的一感光二極體105，其相似於如圖1所示情形。在部分實施例中，如淺溝槽隔離結構102的淺溝槽隔離結構的形成於基板上施加了壓縮應力403。沉積於有源像素單元100上的應力層401具有一拉伸應力(tensile stress)402，以相抵於由淺溝槽隔離結構102所施加的壓縮應力403，因而可降低了在感光二極體105內的暗態漏電流的發生(或程度)。在部分實施例中，應力層401的拉伸應力402可正比於由淺溝槽隔離結構 102施加於基板150的壓縮應力403。當壓縮應力403越高時，則需要更高的拉伸應力402 以相抵上述的壓縮應力並降低暗態漏電流。此外，由應力層401所施加於NMOS電晶體101的拉伸應力增加了電晶體的載流子遷移率(carrier mobility)。其結果為，沉積應力層401具有用於改善NMOS電晶體的載流子遷移率的一額外效益，其可使得NMOS電晶體更快並改善圖像延遲問題。應力層401 可為如氮化矽、氮氧化矽、氧化矽等任何材質的介電膜層，且可為一前金屬介電(pre-metal dielectric, PMD)層的一部分。可在應力層之上沉積額外的介電層，以完成了前金屬介電層的製作。表1顯示了如圖4所示般在有源像素單元之上沉積具IGPa應力的氮化物膜層後， 白單元數量(white cell counts)與暗態漏電流(dark current)的降低及NMOS電晶體的 N載流子遷移率的增加。下述數據顯示了在元件上沉積IGI^a氮化物膜層後，暗態漏電流與白單元數量皆可降低約7%。
改變量(％ )白單元數量減少7%暗態漏電流減少7%NMOS的N載流子遷移率增加5%表1 在有源像素單元的感光二極體與電晶體上沉積一拉伸薄膜的白單元數量與暗態漏電流的降低。在沉積一拉伸薄膜之後，可降低白單元數量與暗態漏電流。圖5A為一曲線圖，顯示了依據多個實施例的暗態漏電流及白單元數量與沉積於有源像素單元上一應力層的拉伸膜層應力間的相關性。曲線501顯示了隨著拉伸薄膜應力的增加，暗態漏電流的減少，而曲線502顯示了隨著拉伸薄膜應力的增加，白單元數量的減少。曲線501與502僅為用於解說增加拉伸膜層應力有助於降低暗態漏電流與白單元數量的範例。上述曲線也可能具有其他形狀。值得注意的是，拉伸薄膜應力並非無限制增加一極高程度，高膜層應力將造成了膜層及/或基板的破裂(cracking)。如前所述，可採用不同工藝以形成有源像素單元的多個元件，而可使用不同工藝及/或不同的工藝順序以在基板之上形成淺溝槽隔離結構、感光二極體與電晶體。如前所述，可在淺溝槽隔離物形成之後使用拉曼光譜測量施加於基板的壓縮應力。當拉曼峰值偏移的越大，壓縮應力越大。圖5B為一曲線圖，顯示了依據本發明的多個實施例中膜層應力與拉曼峰值偏移間的關係。曲線511顯示了施加於基板上的壓縮應力以測量基板上拉曼峰值偏移的一關係。為了相抵較高的壓縮應力，需要沉積具有較高應力拉伸膜層(tensile film)。曲線 512顯示了沉積於有源像素單元的元件上作為一應力層的拉伸膜層應力以相抵於施加於基板上的壓縮應力的一關係。通過沉積具有相抵於施加於基板上的應力的一應力層，可減低暗態漏電流與白單元數量。在前述例子中，在形成應力層之前施加於基板的應力為壓縮應力，接著沉積相抵的一拉伸應力。當施加於基板的應力為拉伸應力時，拉伸應力也可增加暗態漏電流與白單元數量。在如此情形下，便需要沉積具有相抵的一壓縮應力應力層以降低拉伸應力所造成的暗態漏電流與白單元數量的增加等的負面效應。如圖5B內所示的曲線 511與512僅為範例。也可採用其他形態的曲線以顯示所施行的高應力(在基板上壓縮應力及拉伸膜層的拉伸應力)及較高拉曼峰值偏移。可建立(或描述)形成有源像素單元(用於CIS裝置)的基板製造工藝的曲線 511與512，以決定所需要相抵於施加於基板上的壓縮應力的一拉伸應力膜層(一介電層)。 除了淺溝槽隔離結構的形成，如柵極介電層沉積等其他基板製造工藝操作也可在基板上形成應力。在多個實施例中，在拉伸膜層沉積之前，可使用拉曼光譜儀測量基板以判定由基板製造工藝所造成的壓縮應力程度。基於拉曼峰值偏移的測量與所建立的關係曲線，如曲線 511與512所示，可決定相抵於測量得到壓縮應力的拉伸膜層應力。基於相同的拉伸應力， 可經過選擇並使用特殊的膜層沉積配方以產生相同的拉伸膜層應力以用應力層的於沉積， 如圖4內所示的應力層401。圖6A顯示了依據本發明的多個實施例的在形成有感光二極體元件的基板上沉積一應力層以降低上述元件的暗態漏電流與白單元數量的一工藝流程600。在部分實施例中， 感光二極體為CIS裝置的有源像素單元內的一部分。製造流程600起使於步驟601，其加工一基板並在基板上形成淺溝槽隔離結構。在部分實施例中，關於形成淺溝槽隔離結構製造工藝操作如圖2所示的情形。在步驟601之後，在步驟602中採用拉曼光譜儀測量基板上的峰值偏移。在部分實施例中，上述測量在淺溝槽隔離結構形成之後馬上進行。在部分實施例中，上述測量是在有源像素單元內的元件形成後與沉積前金屬介電層之前施行。當上述測量在有源像素單元內元件形成後與沉積前金屬介電層之前進行時，步驟601中在形成淺溝槽隔離結構之後將進行額外的工藝。此些額外工藝可包括如平坦化、沉積、阻劑圖案化、蝕刻、離子注入、回火等工藝，但並不以上述工藝而加以限定。如此的額外工藝操作可用於形成多個元件並可在步驟601或602中施行。在部分實施例中，此些有源像素單元之一包括了一感光二極體、一電晶體與一隔離結構。在感光二極體、電晶體與隔離結構等元件形成之後使用拉曼光譜測量基板的峰值偏移(cm-1)。在部分實施例中，拉曼光譜對於每一數據點的掃描寬度(scan width)約為1 微米。在部分實施例中，掃描位於基板上的五個區域，而每一區域中掃描40點(總寬度為 40微米)以增加其搜集數據的準確性。圖6B顯示了位於基板上的區域631、632、633、634、 635等5個區域(位置)的示意圖，在此些區域可通過拉曼光譜而得到峰值偏移數據。相較於淺溝槽隔離結構形成後馬上測量峰值偏移，在有源像素單元元件形成之後及前金屬介電層形成之前測量拉曼峰值偏移具有可在基板上測量整體(或累積的)應力衝擊(包括應力貢獻於其他STI形成)的優點。如前所述，拉曼峰值偏移是關於施加於基板的應力。此外， 起因於基板製造工藝而施加於基板的膜層應力可為壓縮應力或拉伸應力。在拉曼峰值偏移數據收集之後，在步驟603中可參照拉曼峰值偏移數據而選擇應力層的膜層應力。可形成或檢索具有所選膜層應力的上述應力層的配方。如先前圖5B所述，用於相抵由如STI形成及/或其他工藝等先前工藝所施加於基板的應力的應力層的膜層應力是有關於拉曼峰值偏移。當施加於基板的應力為壓縮應力時，如圖4內的應力層401 的膜層應力可為拉伸的。另一方面，當施加於基板上的應力為拉伸應力時，接著應力層的膜層應力可為壓縮應力。應力層的角色是提供相抵於施加於基板上應力的一應力。當施加於基板的壓縮應力越高時，便需要來自於應力層的更高拉伸應力以相抵於應力的效應，以降低暗態漏電流與白單元數量。再者，如前所述，當應力層具有拉伸應力而所使用控制位於有源像素單元內元件的電晶體為NMOS電晶體時，可具有增加的載流子遷移率與降低的晶體
10管時間延遲等額外效益。在膜層應力經選擇且選定了配方後，無論工藝發展或篩選，在步驟605中在基板上沉積具有所選膜層應力的一應力層。在部分實施例中，應力層的厚度約為50-1000埃。在部分實施例中，應力層的應力為介於約0. l_2GPa的拉伸應力。在其他實施例中，應力層的應力為介於約0.5-1. 的拉伸應力。在部分實施例中，應力層是由氮化矽所形成。在其他實施例中，應力層是由位於一氧化矽層上的氮化矽層所形成。氮化物的應力層可具有高拉伸應力。氧化物層可作為介於基板與氮化物應力層間的一應力緩衝層，以保護氮化物層及/或基板免於起因於拉伸應力所造成的脫落(peeling)情形。圖6C顯示了由兩個次膜層411與412所製成的應力層401。在部分實施例中，膜層411為一氧化物層，而膜層412為一氮化矽層。膜層411的厚度約介於50-300埃，而膜層412的厚度約介於50-1000埃。在另一實施例中，應力層是由氮氧化矽所製成，或由氮氧化矽與氧化矽的結合所製成。在步驟605後，在步驟606中對基板施行額外的工藝以形成用於CIS的內連物。上述額外工藝可用於形成用於有源像素單元的內連物。額外工藝操作可包括如在完成前金屬介電層後沉積另一介電層、平坦化、圖案化、蝕刻、金屬沉積、介電沉積等以完成內連物與保護層的形成，但並不以上述工藝而加以限制。如前所述，所沉積的應力層在基板上的元件區形成之後可相抵於施加於基板的應力並降低暗態黑電流與白單元的出現(或程度)。在步驟602中的基板的拉曼峰值偏移測量以及在步驟603中選擇應力層的膜層應力於各基板加工之前並不需要施行。上述兩個步驟並不需要施行的原因在於，在了解施加於基板上的應力後便可知道所應用的應力層的配方。之後，基板可採用所選擇的配方而形成。因此，在大多數基板製造工藝中，步驟602與603為選擇性步驟。在部分實施例中，圖 6A內的步驟602與603對於整個工藝流程為必要的，當應力層的沉積之前工藝順序或配方在應力層沉積之前無可修改的，或者是在系統的維修之後可能顯著地在基板上施加應力。圖6D顯示了依據本發明的多個實施例的在具有感光二極體裝置的一基板上沉積一應力層以降低在上述裝置中暗態漏電流與白單元數量的一工藝流程630。在部分實施例中，感光二極體為CIS內的有源像素單元。工藝流程630起使於步驟641，其相似於步驟 601，為形成淺溝槽隔離結構。接著，在步驟644中，形成CIS裝置。步驟644可包括平坦化、 沉積、阻劑圖案化、蝕刻、離子注入、回火等步驟，但並不以上述步驟而加以限制。在步驟644 中，製造流程接著進行步驟645，其相似於前述的步驟605。接著進行步驟646，其相似於圖 6A中的步驟606。前述的有源像素單元的元件可用於前側照光(front-side illumination)或後側照光(back-side illumination)的應用。此外，前述的電晶體可為任何形態的電晶體，而並非以具有多晶矽或非晶矽的柵極層的電晶體而加以限制。如前所述的CIS結構及其製造方法可降低有源像素單元的暗態漏電流與白單元數量。形成有源像素單元的工藝導致了基板上的應力，其導致了在有源像素單元內的暗態漏電流與白單元數量的增加。通過沉積作為前金屬介電層的一部分的一應力層，其具有可相抵於前述產生應力的一應力，以降低暗態漏電流與白單元數量。當有源像素單元的電晶體為NMOS時，其可通過一拉伸應力層而增加載流子遷移率。在沉積應力層之前，可使用拉曼光譜以測量施加於基板上的應力。
雖然本發明已以較佳實施例公開如上，然其並非用以限定本發明，任何本領域普通技術人員，在不脫離本發明的精神和範圍內，當可作更動與潤飾，因此本發明的保護範圍當視所附的權利要求所界定的範圍為準。
權利要求
1.一種有源像素單元，位於一基板之上，包括 一淺溝槽隔離結構；一感光二極體，鄰近該淺溝槽隔離結構，其中早於沉積一前金屬介電層之前由於基板製造工藝所造成的一第一應力增加了該有源像素單元的一感光二極體的暗態漏電流與白單元數量；一電晶體，其中該電晶體控制該有源像素單元的操作；以及一應力層，沉積於該有源像素單元的多個元件之上，其中所述多個元件包括該感光二極體、該淺溝槽隔離結構與該電晶體，其中該應力層具有一第二應力反抵於施加於該基板上的該第一應力，而其中該第二應力降低了起因於該第一應力的該暗態漏電流與該白單元數量。
2.根據權利要求1所述的一有源像素單元，其中該淺溝槽隔離結構包括一襯介電層與一填隙介電層，而其中該襯介電層與該填隙介電層沉積於通過蝕刻所形成的一淺溝槽內。
3.根據權利要求1所述的一有源像素單元，其中該應力層擇自由一氮化物層、一氮氧化物層、一氧化物層與一氮化物層所組成的一複合層以及一氧化物層與一氮氧化物層所組成的一複合層所組成的族群，而其中該應力層為該前金屬介電層的一部分。
4.根據權利要求1所述的一有源像素單元，其中該第一應力為一壓縮應力，而該第二應力為一拉伸應力，而該電晶體為一 N型金屬氧化物半導體電晶體，且該N型金屬氧化物半導體電晶體的載流子遷移率可因該應力層的該拉伸應力而增加。
5.一種有源像素單元，位於一基板之上，包括 一淺溝槽隔離結構；一感光二極體，鄰近該淺溝槽隔離結構，其中早於沉積一前金屬介電層之前由於基板製造工藝所造成的一第一應力增加了該有源像素單元的一感光二極體的暗態漏電流與白單元數量；一 N型金屬氧化物半導體電晶體，其中該N型金屬氧化物半導體電晶體控制該有源像素單元的操作；以及一應力層，沉積於該有源像素單元的多個元件之上，其中該應力層為一前金屬介電層的一部分，而其中所述多個元件包括該感光二極體、該淺溝槽隔離結構與該電晶體，而其中該感光二極體設置於鄰近該淺溝槽隔離結構，而該應力層具有反抵於施加於該基板上的該第一應力的一第二應力，而其中該第二應力降低了起因於該第一應力所造成該暗態漏電流與該白單元數量並增加了該N型金屬氧化物半導體電晶體的載流子遷移率。
6.一種在基板上形成有源像素單元的方法，包括在該基板上形成一淺溝槽隔離結構，其中在形成該淺溝槽隔離結構時在該基板上施加了一第一應力；採用拉曼光譜測量該第一應力，其中該第一應力表現出一拉曼峰值偏移數據； 選擇具一第二應力的一膜層以作為一應力層，其中該第二應力用於相抵形成該淺溝槽隔離結構時所產生的該第一應力；以及沉積具有該第二應力的該應力層於該基板上，其中該應力層覆蓋了形成於該基板上的該有源像素單元的多個元件，而所述多個元件包括了鄰近於該淺溝槽隔離結構的一感光二極體與一電晶體，其中該應力層的沉積造成了該第二應力可施加於該基板上且該第二應力相抵於該第一應力，而其中具有該第二應力的該應力層的沉積降低了暗態漏電流與白單元數量。
7.根據權利要求6所述的在基板上形成有源像素單元的方法，其中在形成該淺溝槽隔離結構之後隨即收集該拉曼峰值偏移數據，而該拉曼峰值偏移數據是在該基板上形成該有源像素單元的多個元件後以及在一前金屬介電層沉積之前收集得到。
8.根據權利要求6所述的在基板上形成有源像素單元的方法，其中該第一應力為壓縮應力而該第二應力為拉伸應力，而該有源像素單元的該電晶體為一 N型金屬氧化物半導體電晶體，其中該拉伸應力的第二應力增加了該N型金屬氧化物半導體電晶體的載流子遷移率。
9.根據權利要求6所述的在基板上形成有源像素單元的方法，其中該應力層為沉積於該有源像素單元的多個元件上的一前金屬介電層的一部分，該應力層擇自由一氮化物層、 一氮氧化物層、一氧化物層與一氮化物層所組成的一複合層與一氧化物層與一氮氧化物層所組成的一複合層所組成的族群，以及該第二應力介於約0. 5-1. 5GPa。
10.一種在基板上形成有源像素單元的方法，包括在該基板上形成一淺溝槽隔離結構，其中在形成該淺溝槽隔離結構時在該基板上施加了一第一應力，其中該第一應力是通過一拉曼峰值偏移數據而量化；以及沉積具第二應力的一應力層於該基板上，其中該應力層覆蓋了形成於該基板上的該有源像素單元的多個元件，而所述多個元件包括了鄰近於該淺溝槽隔離結構的一感光二極體與一電晶體，其中該應力層的沉積造成了該第二應力可施加於該基板上，且該第二應力相抵於該第一應力，而其中具有該第二應力的該應力層的沉積降低了暗態漏電流與白單元數量。
全文摘要
本發明提供了有源像素單元結構及其製造方法，以利於降低有源像素單元內的暗態漏電流與白單元數量。在形成有源像素單元結構的工藝中基板上產生了應力，而此應力導致了有源像素單元內的暗態漏電流與白單元數量的增加。通過沉積具有反抵於上述產生的應力的一應力層以作為前金屬介面層的一部分，可降低了上述的暗態漏電流與白單元數量。當有源像素單元內的電晶體為N型金屬氧化物半導體電晶體時，可通過一拉伸應力層而增加了其載流子遷移率。在沉積上述應力層之前，可使用拉曼光譜以測量施加於基板上的應力。本發明可降低有源像素單元的暗態漏電流與白單元數量。
文檔編號H04N5/374GK102237382SQ201010529469
公開日2011年11月9日 申請日期2010年10月29日 優先權日2010年4月27日
發明者伍壽國, 曾建賢, 林仲德, 蕭茹雄, 鄭乃文 申請人:臺灣積體電路製造股份有限公司