一種用於全數字接收機的收發符號同步方法及裝置的製作方法
2023-05-15 02:19:26
專利名稱：一種用於全數字接收機的收發符號同步方法及裝置的製作方法
技術領域：
本發明涉及通訊領域，特別是一種用於全數字接收機的收發符號同步方法及裝置。
背景技術：
高速通信系統中應用到的高效數字調製信號對相差的要求十分嚴格，這就要求在接收調製過程中，收發雙方的相位誤差控制在較小的範圍內，以保證解調的靈敏度。具體的，TETRA(Trans European Trunked Radio,泛歐集群無線電)協議是一種廣泛應用於集群通道的標準協議，它採用調製方式DQPSK (Differential QuadratureReference Phase Shift Keying,四相相對相移鍵控)的調製方式；為了保證系統接收的靈敏度，TETRA協議中將符號的同步的誤差規定為-O. 25symbo廣+0. 25symbol之內。接收機的主要功能包括有載波同步和時鐘同步；為了實現將符號的同步的誤差控制在TETRA協議標準所規定的範圍內，現有技術中，全數字接收機調解用的本地採樣時鐘震蕩於固定的頻率，通過將載波相位誤差和位時鐘誤差的計算、最佳判決點值的估計、符號的判決等，全部由採樣後的數位訊號處理器完成，然後通過NCO (numerical controlledoscillator，數字控制振蕩器)進行調整的技術方案，從而可以克服早期接收機反饋控制模擬部件以及在高效傳輸時鎖相環設計困難的問題。但是，發明人經過研究發現，現有技術中的全數字接收機至少存在有如下缺陷為了保證所有本地時鐘的同步，現有技術中的全數字接收機的所有時鐘一般需要從同一個時鐘源引出；但是在很多情況下，系統中的基帶處理晶片和DSP(Digital SignalProcessing,數位訊號處理)分別需要不同的時鐘頻率，由於從同一個時鐘源引出分別需要不同的時鐘頻率的基帶處理晶片和DSP需要價格昂貴的專用晶振，從而提高全數字接收機的成本。
發明內容
有鑑於此，本發明實施例提供了一種用於全數字接收機的收發符號同步方法及裝置，以實現降低全數字接收機的成本的目的。本發明實施例的發明內容如下一種用於全數字接收機的收發符號同步方法，包括當由第一時鐘源提供時鐘信號的數位訊號處理器DSP，接收到由第二時鐘源提供時鐘信號基帶處理晶片發送的採樣信號後，測量本地採樣符號與空口符號之間的相位偏移，獲取相位偏移量；根據所述相位偏移量調整數模/模數轉換器採樣的採樣時機；在調整數模/模數轉換器採樣的採樣時機時，調整所述DSP的收發數據接口時鐘，使所述DSP的收發數據與所述採樣同步。優選的,在本發明實施例中,所述獲取相位偏移量,具體包括通過Gardner算法、早-遲門邏輯算法或定時數據輔助算法來測量本地採樣符號和空口符號之間的相位偏移。優選的，在本發明實施例中，所述調整所述DSP的收發數據接口時鐘，使所述DSP的收發數據與所述採樣同步，包括停止所述DSP的收發數據接口時鐘，至所述採樣開始時重啟所述收發數據接口時鐘。優選的，在本發明實施例中，所 述調整所述DSP的收發數據接口時鐘，使所述DSP的收發數據與所述採樣同步，包括停止所述DSP的收發數據接口時鐘，至所述DSP收發數據時重啟所述收發數據接口時鐘。此外，本發明實施例還提供了一種收發符號同步裝置，包括分別為基帶處理晶片和DSP設置的時鐘源；相位偏移量獲取單元，用於當所述DSP接收到基帶處理晶片發送的採樣信號後，測量本地米樣符號與空口符號之間的相位偏移，獲取相位偏移量；採樣時機調整單元，用於根據所述相位偏移量調整數模/模數轉換器採樣的採樣時機；同步單元，用於在調整數模/模數轉換器採樣的採樣時機的同時，調整所述DSP的收發數據接口時鐘，使所述DSP的收發數據與所述採樣同步。優選的，在本發明實施例中，所述基帶處理晶片的時鐘源為基帶板上的外圍時鐘電路。優選的，在本發明實施例中，所述DSP設置的時鐘源為單獨設置的晶振。優選的，在本發明實施例中，所述晶振為12MHz晶振。優選的，在本發明實施例中，所述同步單元，包括時鐘調整模塊，用於停止所述DSP的收發數據接口時鐘，至所述採樣開始時重啟所述收發數據接口時鐘。優選的，在本發明實施例中，所述同步單元，包括時鐘啟停模塊，用於停止所述DSP的收發數據接口時鐘，至所述DSP收發數據時重啟所述收發數據接口時鐘。通過上述技術方案可以看出，在本發明實施例中，通過分別為基帶處理晶片和DSP設置各自的時鐘源，並在調整數模/模數轉換器採樣的採樣時機的同時，調整DSP的收發數據接口時鐘，使DSP的收發數據與所述採樣同步，，從而可以通過普通的晶振或時鐘振蕩電路就可以使全數字接收機正常的工作，不必設有昂貴的專用晶振，從而降低了全數字接收機的成本。
圖I為本發明實施例中所述收發符號同步方法的流程示意圖；圖2為本發明實施例中所述調整DSP的收發數據接口時鐘的啟停時機示意圖；圖3為本發明實施例中所述調整DSP的收發數據接口時鐘的又一啟停時機示意圖；圖4為本發明實施例中所述收發符號同步裝置的結構示意圖。
具體實施例方式下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。為了實現通過簡化全數字接收機的電路設計以降低全數字接收機的成本的目的，本發明實施例提供了一種用於全數字接收機的收發符號同步方法，如圖I所示，包括步驟S11、當由第一時鐘源提供時鐘信號的數位訊號處理器DSP，接收到由第二時鐘源提供時鐘信號基帶處理晶片發送的採樣信號後，測量本地採樣符號與空口符號之間的相位偏移，獲取相位偏移量；在現有技術中，為了實現從同一個時鐘源引出分別需要不同的時鐘頻率的基帶處理晶片和DSP，需要精度很高的專用晶振，該晶振價格昂貴。為了降低成本，在本發明實施例中，分別對基帶處理晶片和DSP設有了專用的時鐘源，S卩，作為DSP時鐘源的第一時鐘源；作為基帶處理晶片時鐘源的第二時鐘源。由於單獨的DSP時鐘源和基帶處理晶片時鐘源只需要使用晶振頻率適應的通用晶振即可，所以有效地降低了全數字接收機的整體成本。使用兩種頻率不同的時鐘源時，如果對其中的一個時鐘源進行調整時，會導致DSP與接收採樣晶片或者數模轉換晶片間的數據失步，進而導致符號同步的失敗。為此在本發明實施例中，所以還需要對本地採樣符號和空口符號之間存在的相位偏移進行調整；在本發明實施例中，首先需要獲取相位偏移量。具體的，在符合TETRA協議標準的全數字接收機中，基帶處理晶片一般需要18KHz的符號時鐘，為了節約成本，在本發明實施例中，通過的基帶板上的時鐘頻率為9.216MHz的外圍時鐘電路經過分頻即可得到。也就是說，基帶處理晶片的時鐘源由基帶板上的外圍時鐘電路產生，該外圍時鐘電路的時鐘頻率為9. 216MHz，通過分頻後即可得到近似18KHz的符號時鐘。而對於DSP，其工作頻率一般為12MHz，無法公用基帶處理晶片的外圍時鐘電路作為時鐘源，所以通過為DSP單獨的設置晶振作其時鐘源。由於此時只需要單獨的為頻率為12MHz的DSP提供符號時鐘，所以，通過設有通用12MHz的晶振即可實現。全數字接收機的工作過程包括基帶處理晶片中的A/D轉換器將基帶模擬信號轉換成數字採樣信號，由於在TETRA協議標準中，空口符號的速率為18K/S，因此A/D轉換器所需的時鐘頻率基準為18KHz，在本發明實施例中，提供該時鐘頻率的時鐘源為基帶處理晶片的外圍時鐘電路；通過將時鐘頻率為9. 216MHz外圍時鐘電路進行分頻，可以得到近似18KHz的符號時鐘。數字採樣信號經過基帶處理晶片中的增益調整模塊和基帶成型濾波模塊處理後，獲得基帶DQPSK採樣信號，通過DSP的數據外設接口，DSP可以獲取該DQPSK採樣信號，然後，DSP可以進行解調判決以及信道解碼等後續工作。由於本地採樣符號和空口符號之間存在相位偏移，所以，為了達到符號同步的目的，需要測量本地採樣符號與空口符號之間的相位偏移，以獲取相位偏移量；本地採樣符號和空口符號之間的相位偏移的測量可以有多種，在本發明實施例中具體的，可以通過Gardner算、法早-遲門邏輯算法或定時數據輔助算法來測量本地採樣符號和空口符號之間的相位偏移。S12、根據所述相位偏移量調整數模/模數轉換器採樣的採樣時機；在獲取相位偏移量後，相位偏移量被反饋至基帶處理晶片，通過調整基帶處理晶片內的採樣頻率模塊來微調A/D轉換器和D/A轉換器的採樣時機，從而達到符號同步的目的。S13、在調整數模/模數轉換器採樣的採樣 時機的同時，調整所述DSP的收發數據接口時鐘，使所述DSP的收發數據與所述採樣同步。由於當對基帶處理晶片的採樣頻率進行調整後，因為DSP和基帶處理晶片的基準時鐘源不是同一個，所以通過數據外設接口收發數據實現通信的基帶處理晶片和DSP會失步，從而導致符號同步失效。為此，在本發明實施例中，在調整數模/模數轉換器採樣的採樣時機的同時，對DSP收發數據的外設接口時鐘進行同步調整，以使DSP的收發數據與採樣同步。在實際應用中，可以通過對DSP的收發數據接口時鐘的暫停設定的時間後重啟來實現DSP的收發數據與採樣同步。進一步的，如圖2所示，在本發明實施例中，調整DSP的收發數據接口時鐘，使DSP的收發數據與採樣同步，具體可以包括停止DSP的收發數據接口時鐘，至採樣開始時重啟收發數據接口時鐘。在調整數模/模數轉換器採樣的採樣時機的同時，暫停DSP的收發數據接口時鐘，當數模/模數轉換器採樣的採樣時機調整完畢並開始採樣時，重啟收發數據接口時鐘；這樣，由於DSP的收發數據接口時鐘根據調整數模/模數轉換器採樣的採樣時機的調整做了同步的調整，所以保持了採樣與收發數據的同步，從而避免了符號同步的失敗。此外，如圖3所示，在本發明實施例中，調整DSP的收發數據接口時鐘，使DSP的收發數據與採樣同步，具體還可以包括停止DSP的收發數據接口時鐘，至DSP收發數據時重啟收發數據接口時鐘。在調整數模/模數轉換器採樣的採樣時機的同時，暫停DSP的收發數據接口時鐘，由於在沒有數據收發時，不會產生符號同步失敗的問題，所以DSP的收發數據接口時鐘可以暫停至DSP產生收發數據的時候，即，在DSP產生收發數據的時重啟收發數據接口時鐘。同樣，這種方式也可以保持採樣與收發數據的同步，從而避免了符號同步的失敗。綜上所述，在本發明實施例中，通過分別為基帶處理晶片和DSP設置各自的時鐘源，並在調整數模/模數轉換器採樣的採樣時機的同時，調整DSP的收發數據接口時鐘，使DSP的收發數據與所述採樣同步，從而避免了由於不同的晶振源或時鐘之間存有差異所造成的，在工作過程中調整全數字接收機中的特定時鐘時，會導致基帶處理晶片和DSP間的數據失步的問題。綜上所述，在本發明實施例中，可以通過普通的晶振或時鐘振蕩電路就可以使全數字接收機正常的工作，不必設有昂貴的專用晶振，從而降低了全數字接收機的成本。此外，在本實施例中，如圖4所示，還提供了一種用於全數字接收機的收發符號同步裝置，包括分別為基帶處理晶片I和DSP2設置的時鐘源、相位偏移量獲取單元3、採樣時機調整單元4和同步單元5 ;時鐘源包括第一時鐘源61和第二時鐘源62。
在符合TETRA協議標準的全數字接收機中，基帶處理晶片I需要18KHz的符號時鐘，為了節約成本，在本發明實施例中，可以通過的基帶板上的時鐘頻率為9.216MHz的外圍時鐘電路經過分頻即可得到。也就是說，基帶處理晶片I的時鐘源由基帶板上的外圍時鐘電路產生，該外圍時鐘電路的時鐘頻率為9. 216MHz，通過分頻後即可得到近似18KHz的符號時鐘。而對於DSP2，其工作頻率一般為12MHz，無法公用基帶處理晶片I的外圍時鐘電路作為時鐘源，所以可以通過為DSP2單獨的設置晶振作其時鐘源。由於此時只需要單獨的為頻率為12MHz的DSP提供符號時鐘，所以，通過設有廉價的通用12MHz的晶振即可實現。本發明實施例中，分別為基帶處理晶片I和DSP2設置各自的時鐘源，由於不必像現有技術中那樣，為了同時作為基帶處理晶片I和DSP2的時鐘源，需要設有昂貴的專用晶振，所以有效地降低了全數字接收機的成本。相位偏移量獲取單元3用於當DSP2接收到基帶處理晶片I發送的採樣信號後，測量本地米樣符號與空口符號之間的相位偏移，獲取相位偏移量；全數字接收機的工作過程包括基帶處理晶片I中的A/D轉換器將基帶模擬信號轉換成數字採樣信號，由於在TETRA協議標準中，空口符號的速率為18K/S，因此A/D轉換器所需的時鐘頻率基準為18KHz，在本發明實施例中，提供該時鐘頻率的時鐘源為基帶處理晶片的外圍時鐘電路；通過將時鐘頻率為9. 216MHz外圍時鐘電路進行分頻，可以得到近似18KHz的符號時鐘。數字採樣信號經過基帶處理晶片I中的增益調整模塊和基帶成型濾波模塊處理後，獲得基帶DQPSK採樣信號，通過DSP的數據外設接口，DSP可以獲取該DQPSK採樣信號，然後，DSP2可以進行解調判決以及信道解碼等後續工作。由於本地採樣符號和空口符號之間存在相位偏移，所以，為了達到符號同步的目的，需要測量本地採樣符號與空口符號之間的相位偏移，以獲取相位偏移量；具體的，可以通過Gardner算法、早-遲門邏輯算法或定時數據輔助算法來測量本地採樣符號和空口符號之間的相位偏移。採樣時機調整單元4用於根據相位偏移量調整數模/模數轉換器採樣的採樣時機；在獲取相位偏移量後，相位偏移量被反饋至基帶處理晶片I，通過調整基帶處理晶片I內的採樣頻率模塊來微調A/D轉換器和D/A轉換器的採樣時機，從而達到符號同步的目的。同步單元5用於在調整數模/模數轉換器採樣的採樣時機的同時，調整DSP2的收發數據接口時鐘，使DSP2的收發數據與採樣同步。由於當對基帶處理晶片I的採樣頻率進行調整後，因為DSP2和基帶處理晶片I的基準時鐘源不是同一個，所以通過數據外設接口收發數據實現通信的基帶處理晶片I和DSP2會失步，從而導致符號同步失效。為此，在本發明實施例中，在調整數模/模數轉換器採樣的採樣時機的同時，對DSP2收發數據的外設接口時鐘進行同步調整，以使DSP2的收發數據與採樣同步。在實際應用中，可以通過對DSP2的收發數據接口時鐘的暫停設定的時間後重啟來實現DSP2的收發數據與採樣同步。
進一步的，在本發明實施例中，同步單元5可以包括時鐘調整模塊，時鐘調整模塊用於停止DSP2的收發數據接口時鐘，至採樣開始時重啟收發數據接口時鐘。在調整數模/模數轉換器採樣的採樣時機的同時，暫停DSP2的收發數據接口時鐘，當數模/模數轉換器採樣的採樣時機調整完畢並開始採樣時，重啟收發數據接口時鐘；這樣，由於DSP2的收發數據接口時鐘根據調整數模/模數轉換器採樣的採樣時機的調整做了同步的調整，所以保持了採樣與收發數據的同步，從而避免了符號同步的失敗。此外,在本發明實施例中，同步 單元5還可以是包括有時鐘啟停模塊,時鐘啟停模塊用於停止DSP2的收發數據接口時鐘，至DSP2收發數據時重啟收發數據接口時鐘。在調整數模/模數轉換器採樣的採樣時機的同時，暫停DSP2的收發數據接口時鐘，由於在沒有數據收發時，不會產生符號同步失敗的問題，所以DSP2的收發數據接口時鐘可以暫停至DSP2產生收發數據的時候，即，在DSP2產生收發數據的時重啟收發數據接口時鐘。同樣，這種方式也可以保持採樣與收發數據的同步，從而避免了符號同步的失敗。對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或範圍的情況下，在其它實施例中實現。因此，本發明將不會被限制於本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的範圍。
權利要求
1.一種用於全數字接收機的收發符號同步方法，其特徵在於，包括 當由第一時鐘源提供時鐘信號的數位訊號處理器DSP，接收到由第二時鐘源提供時鐘信號基帶處理晶片發送的採樣信號後，測量本地採樣符號與空ロ符號之間的相位偏移，獲取相位偏移量； 根據所述相位偏移量調整數模/模數轉換器採樣的採樣時機； 在調整數模/模數轉換器採樣的採樣時機時，調整所述DSP的收發數據接ロ時鐘，使所述DSP的收發數據與所述採樣同歩。
2.根據權利要求4所述收發符號同步方法，其特徵在於，所述獲取相位偏移量，具體包括 通過加德納Gardner算法、早-遲門邏輯算法或定時數據輔助算法來測量本地採樣符號和空ロ符號之間的相位偏移。
3.根據權利要求2所述收發符號同步方法，其特徵在於，所述調整所述DSP的收發數據接ロ時鐘，使所述DSP的收發數據與所述採樣同步，包括 停止所述DSP的收發數據接ロ時鐘，至所述採樣開始時重啟所述收發數據接ロ時鐘。
4.根據權利要求2所述收發符號同步方法，其特徵在於，所述調整所述DSP的收發數據接ロ時鐘，使所述DSP的收發數據與所述採樣同步，包括 停止所述DSP的收發數據接ロ時鐘，至所述DSP收發數據時重啟所述收發數據接ロ時鐘。
5.一種用於全數字接收機的收發符號同步裝置，其特徵在於，包括 分別為基帶處理晶片和DSP設置的時鐘源； 相位偏移量獲取單元，用於當所述DSP接收到基帶處理晶片發送的採樣信號後，測量本地米樣符號與空ロ符號之間的相位偏移，獲取相位偏移量； 採樣時機調整單元，用於根據所述相位偏移量調整數摸/摸數轉換器採樣的採樣時機； 同步單元，用於在調整數摸/摸數轉換器採樣的採樣時機的同時，調整所述DSP的收發數據接ロ時鐘，使所述DSP的收發數據與所述採樣同歩。
6.根據權利要求5所述收發符號同步裝置，其特徵在於，所述基帶處理晶片的時鐘源為基帶板上的外圍時鐘電路。
7.根據權利要求6所述收發符號同步裝置，其特徵在於，所述DSP設置的時鐘源為單獨設置的晶振。
8.根據權利要求7所述收發符號同步裝置，其特徵在於，所述晶振為12MHz晶振。
9.根據權利要求8所述收發符號同步裝置，其特徵在幹，所述同步単元，包括 時鐘調整模塊，用於停止所述DSP的收發數據接ロ時鐘，至所述採樣開始時重啟所述收發數據接ロ時鐘。
10.根據權利要求8所述收發符號同步裝置，其特徵在於，所述同步単元，包括 時鐘啟停模塊，用於停止所述DSP的收發數據接ロ時鐘，至所述DSP收發數據時重啟所述收發數據接ロ時鐘。
全文摘要
本發明公開了一種用於全數字接收機的收發符號同步方法及裝置，其中方法包括步驟當由第一時鐘源提供時鐘信號的數位訊號處理器DSP，接收到由第二時鐘源提供時鐘信號基帶處理晶片發送的採樣信號後，測量本地採樣符號與空口符號之間的相位偏移，獲取相位偏移量；根據相位偏移量調整數模/模數轉換器採樣的採樣時機；在調整數模/模數轉換器採樣的採樣時機時，調整DSP的收發數據接口時鐘使DSP的收發數據與採樣同步。本實施例通過在調整數模/模數轉換器採樣的採樣時機的同時調整DSP的收發數據接口時鐘，使DSP的收發數據與採樣同步，避免了基帶處理晶片和DSP間的數據失步的問題，從而通過普通晶振或時鐘振蕩電路就可以正常工作，進而降低了成本。
文檔編號H04L7/00GK102820965SQ20121025935
公開日2012年12月12日 申請日期2012年7月25日 優先權日2012年7月25日
發明者李春穎, 熊堃 申請人:海能達通信股份有限公司