數據傳輸的製作方法
2023-05-14 17:29:16 3
專利名稱：數據傳輸的製作方法
技術領域：
本發明涉及數據傳輸，尤其是數位訊號的多級別表示形式被傳輸的數據傳輸。
數字數據表示一個在時間和幅度上被量化的信號。因此數字數據接近於一模擬信號的實際值。如果一個模擬信號被數位化，模擬信號的範圍被劃分成多個級別，例如16級，該模擬信號在固定的時間間隔處被採樣，且在那個時刻確定合適的級別。因為僅有16個級別被應用，最接近實際級別的那個級別被選擇。信號從這些數字數據中重組，但不能與原始的模擬信號保持精確的一致。
在二進位數字數據中，一個信號由0或1來表示，例如0是0V的脈衝，1是5V的脈衝。如果輸入信號採樣的幅度大於最大範圍的一半，則該信號採樣由1表示。0則是幅度小於一半的採樣。這樣就產生一系列的1和0。
為重新產生原始信號，接收器需要知道兩級之間的閾值。這通常由傳輸器告之接收器信號的最大範圍、級別數目和級別之間的間隔(如果它們是線性分隔的話)來實現。接收器接著確定閾值並對輸入信號編碼。實際上，在一個多級別系統中，由於網絡的響應使信號存在失真，也就是超程和瞬變。任何被接收樣值的瞬時級別不僅僅依賴於被傳輸的樣值，也取決於最近被傳輸的樣值和或許其後被傳輸的樣值。
根據本發明，提供了一數據傳輸系統，包括一傳輸器，具有對輸入信號編碼以形成編碼數據的裝置，上述編碼數據的每個元素有至少兩個離散信號幅度級別中的一個，編碼裝置在編碼數據中包括一周期性學習序列的數據；和一接收器，用於接收編碼數據，並在接收的學習序列的基礎上，來適應閾值以允許離散級別之間彼此相區別。
這樣的系統允許接收器不斷地適應依賴於傳輸器和接收器之間的傳輸線路動態條件的閾值。
最優地，該學習序列包括至少兩個元素，接收器包括監視該學習序列元素中的至少一個對該學習序列上述元素的另外一個的影響並相應地適應該閾值的裝置。
這樣元素組上傳輸線路的影響得以解決。
本發明也涉及傳輸器和接收器。
下面將參考附圖，僅通過實例來說明本發明。
圖1示出了一個根據本發明的數據傳輸系統；圖2示出了由圖1中數據傳輸系統傳輸的編碼視頻數據行格式的一個實例；圖3示出了一個根據本發明的傳輸器；圖4示出了一個根據本發明的接收器；圖5示出了11行的學習序列被接收後緩衝區內容的實例；圖6示出了一組從圖5中示出的緩衝區內容中產生的閾值的實例；和圖7示出了從圖6中的閾值中產生的查詢表的實例。
如圖1所示，數字數據傳輸系統包括一傳輸器20、接收器30和一通信線路40。數據被從傳輸器20通過通信線路40(可以採取任何適當的格式)向接收器30傳輸。例如，通信線路40可以是公共交換電話網絡(PSTN)的一部分、由綜合業務數字網絡(ISDN)提供的一專用線路、一無線線路、同軸電纜、光纖等。
為了描述，要描述的數據傳輸系統參考表示視頻圖象的數據的傳輸。而本發明適用於任何傳輸多級別數字數據的系統，例如在模擬傳輸線路(例如電纜數據機)之上傳輸高位速率的圖文電視業務。
要描述的數據傳輸系統適合於通過模擬的混合光纖--同軸網絡分發數位電視信號到客戶。為了利用已存在的模擬網絡基礎設施，該數位訊號必須以和通常的TV頻道那樣的方式通過已存在的網絡傳輸。
因此該數位訊號必須佔據和通常TV頻道(6-7MHz)相類似的帶寬。從幅度上看它必須象TV信號並具有常規的15.625kHz的『行』同步脈衝，就象依賴於此的網絡中的某些直流恢復那樣。信噪比大概為50dB且有很多非線性，如差動增益誤差和同步脈衝消波待克服。
為了在模擬的基礎之上獲得合理的容量提高，期望有足夠的數字容量來承載四路復用的可接受質量的MPEG視頻流。
本發明使用多級別編碼，由此一連串的數字數據被分割成n位的符號。每個符號在活動視頻區域內被編碼成2n個離散級別中的一個。
通過將符號速率選定為6.75MHz，最小的脈衝寬度為1/6.75*106即148ns。這可通過該系統的帶寬而不帶來太多的衰減。給定該系統的信噪比，期望恢復8個不同的級別是合理的(每個符號3位，即n=3)。
實驗表明，當系統中所有箝位和直流恢復器僅使用行同步和黑色電平時，並不需要維護所有的幀定時。這意味著該幀定時可以被刪除，並使用一連續的活動『行』流。這增加了數據吞吐率並簡化了傳輸器和接收器的設計。
通過選擇一27MHz的主時鐘速率，可用的TV採樣時鐘恢復晶片可被用於在接收器處提供一合理的低抖動行鎖定時鐘。該信號在這個速率上可被多次採樣以確定最好的採樣位置。可用的視頻模數轉換器(ADC)又可用作合理的速度邏輯。
被傳輸波形的示圖在圖2中示出。它包括一具有標準的寬度和幅度並在15.625kHz重複的同步脈衝2。其相應的前沿4和後沿6允許可用的TV同步脈衝分離器和模數轉換器被使用。
後沿6的後面是一開始脈衝(S)，被接收器用於確定最好的採樣位置。後面跟著8個符號，5個形成了學習序列(T)，該序列(T)經過多行上的一組序列。這些符號(M)中第一個是一個標記，來確定該學習序列的開始。該學習序列的準確特性和功能將在後面描述。
後面接著的是多個有效的數據符號D。每一個標定為148ns寬且被表示成8個不同級別中的一個，間隔為0.1V。有效的數據可被分割成塊以允許增加基於塊的前向錯誤修正器(FEC)。系統中使用基於塊的FEC的一個開銷是需要增加組幀位來確定塊的邊界，且接收器端的硬體檢索並在該幀上鎖定。當數據已經被劃分成可進一步劃分成塊的『行』時，這種策略不再需要。
錯誤修正塊大小和每行符號總數的選擇取決於所需的位速率和FEC的修正能力。
所建議的系統使用BCH(Bose-Chaudhuri Hocquenghem)前向錯誤修正器並把行分割成17個63位的塊。每個63位的塊包含21個3位的符號，由19個數據符號(57位)和2個檢查位符號(6位)組成，得到了57*17*15625=15.140625M比特/秒的有用負荷位速率。
由於『循環』位速率的緣故，最後一塊有3個符號沒有被數據充滿，速率為((57*17)-9)*15625=15.00MHz。這是4個MPEG編碼TV頻道可被多路復用的合理位速率，每個頻道給予所需的質量。
FEC能修正每個塊中的1位錯誤。為了減少多位錯的可能性，該符號被進行格雷編碼，以使鄰近級別的表示位模式僅有一位不同。
傳輸器20的一實例在圖3中被示出。該傳輸器20即可從屬於MPEG多路復用器的時鐘，也可以是一主時鐘的提供者。鎖相環(PLL)和時鐘發生器201產生鎖定到15MHz數據位時鐘的6.75MHz的符號時鐘。
輸入的二進位數字數據被串入並出(SIPO)的移位寄存器202分割成3位的符號，並存儲於一先進先出(FIFO)的緩衝區204中。該FIFO204緩衝連續輸入數據速率和『突發』行和塊結構之間的符號。該符號從FIFO204中被讀取且BCH FEC檢查位被FEC編碼器206加入。在每一行的開始處，同步脈衝、黑色電平(即前沿和後沿)、開始脈衝(S)和學習序列在塊208的控制之下被單元207加入。該數據接著被進行格雷編碼並在發送到數模轉換器212之前被轉換成一8位的表示210。在這個階段可加入一特定數量的預補償以協助減少網絡中的超程。這有效地減少了信號中的沿的上升時間。DAC212的模擬輸出接著經由網絡以正常的TV頻道同樣的方式傳輸。如果需要，可加入一模擬終濾器限制該信號的帶寬以適應於該網絡。
接收器30的框圖在圖4中被示出。一同步分離器301從輸入信號中提取同步和黑色電平脈衝。PLL和電壓控制的晶振(VCXO)302產生一27MHz的行鎖定時鐘。
8位的ADC303將輸入信號數位化成8位的信號。該ADC303有一片上箝位和使用同步和黑色電平脈衝的自動增益控制(AGC)。AGC的效果是將同步脈衝2基礎上的數字輸出設置為0，把黑色電平(即前後沿4和6的電平)設置為63。標定的最大級別視頻輸入(如0.7伏)被賦予為級別213。當AGC增益使用同步脈衝高度被計算時，傳輸網絡的同步脈衝的任何限幅將改變這個標定最大高度。該ADC時鐘為27MHz。
ADC303後面的邏輯304包含在每個行同步脈衝2後面搜索開始脈衝的一狀態機。該開始脈衝S在穿過網絡後將循環且當採樣最接近於其峰值時最好的採樣位置被確定。如果能給出一個更好的採樣位置，一個逆向時鐘可被採用。
該學習序列現在將被描述。學習序列為1024行長，在開始脈衝S和有效數據符號D之間每行的開始處佔據5個符號。序列中的第一個符號(M)指示學習序列的開始；它在序列的第一行為最高(第7級)，在其它行為最低(第0級)。下面三個符號T1、T2、T3，代表了為這3個符號的8種級別所有可能的組合(83)，和最後一個符號T4(低為0級，高為7級)一起共給出了2*83，即1024個組合，佔據了1024行(接近65ms)。
在接收器，每一行的學習序列中的第四個符號T3的級別被採樣並被存儲於FIFO306中。這樣，1024行之後，FIFO306包含了第四個符號的所有級別的實例(與前兩個符號T1和T2與後面符號T4的或低或高的所有組合一起)。圖5示出了11行的數據之後FIFO306中內容的實例。微處理器308為前面或後續級別的每一種組合計算一組7個判定閾值，並產生一存儲於SRAM312中的查詢表(LUT)。例如，FIFO306中的樣值1-8表示了當前面兩個符號T1和T2以及後續符號T4都處在第0級時，該學習數據中第四個符號T3的級別。當前面兩個符號和後續符號為零時，微處理器308計算要應用的這7個判定閾值。典型地，這可通過為每個域值設置兩個接收的學習級別的中間值(即閾值=L1+[(L2-L1)/2],L1和L2是後續T3符號的接收級別)來實現。圖6示出了用於這個實例中的閾值的實例，如存儲於微處理器的RAM310中。該微處理器接著使用這組閾值來計算LUT，所圖7所示，並存儲於SRAM312中。
該LUT接著被用來實時地限定有效數據D的閾值。8位輸入數據通過輸入端a被應用到LUT312上。輸入數據的前2個樣值被分別輸入到輸入端b和輸入端c上。輸入數據後續樣值的級別通過輸入端d輸入。該輸入端d是一個源自於樣值(其中的一個出現在比較器312的輸入端a之前)的簡單的高/低指示。對於有效的數據，後續樣值的值可以處於最大和最小值之間(在本實施例中分別為213和0)。一個概念上的閾值被設定在最大值和最小值的中間。如果後續樣值的值在這個閾值之上，則後續樣值的值被認為是高；如果該值低於閾值，它被認為是低。輸入端b和c可被看成是LUT312的鎖存輸出，因為這時它們已經被量化且每個只有三位，以減少所需LUT的大小。
實際中，LUT包括兩組SRAM。一旦微處理器計算了LUT並將它寫入到SRAM時，它將那個LUT『換頁』到實時數據通路中。它接著再次執行整個周期，捕獲一新的FIFO學習數據並重新計算一組閾值。這些可以和先前設定的值進行平均，以減少隨機噪聲和新計算的LUT的影響。接著進行頁面調入以替換先前的LUT。該進程以與處理器執行任務一樣快的速度類似於此地進行重複。這樣系統適應於通信線路40的響應並跟蹤響應中的任意長周期的改變。
為得以進一步的增強，該微處理器可利用存儲於FIFO306中的樣值來測量該線路的脈衝響應。該脈衝響應可以指示任何樣值的級別與先前兩次的採樣相比更依賴於後續的樣值(在通信線路的帶寬低時可能發生)。學習序列在它的第三個而不是第四個符號處被採樣，且LUT的輸入可以被改變以比先前的兩次樣值輸入後續樣值的更多位。處理器則會有先前和後續樣值的所有組合的樣值且可以以類似的方式產生LUT。
設定閾值的3位符號於是作逆格雷編碼並通過可修正每個64位塊中任何單一位錯誤的BCH FEC檢測器/修正器314。該數據接著通過一速率轉換FIFO316並通過控制器318以一連續的15.0MHz重新計時。這被傳送到一MPEG多路分解器/解碼器以使用常規方式進行解碼。
權利要求
1．一種數據傳輸系統，包括一傳輸器，具有對輸入信號編碼以形成編碼數據的裝置，上述編碼數據的每個元素有至少兩個離散信號幅度級別中的一個，編碼裝置在編碼數據中包括一周期性學習序列的數據；和一接收器，用於接收編碼數據，並在接收的學習序列的基礎上，來適應閾值以允許離散級別之間彼此相區別。
2．如權利要求1的數據傳輸系統，其中學習序列包括至少兩個元素，接收器包括監視該學習序列元素中的至少一個對該學習序列上述元素的另外一個的影響並相應地適應該閾值的裝置。
3．如權利要求1或2的數據傳輸系統，包括根據接收的學習序列的元素級別和相關聯的適合閾值產生一查詢表的裝置。
4．一數據接收器，包括用於接收輸入數據的一輸入端，上述輸入數據的每個元素表示至少兩個離散信號幅度級別中的一個，上述輸入數據包括一已知的學習序列，和適應閾值以允許離散級別之間彼此相互區別的裝置。
5．根據權利要求4的數據接收器，其中該學習序列包括至少兩個元素，適合的閾值裝置包括監視該學習序列元素的至少一個對該學習序列上述元素的另外一個的影響並相應地適應該閾值的裝置。
6．根據權利要求4或5的數據接收器，包括一根據接收的學習序列和相關聯的適合閾值來產生查詢表的裝置。
7．一數據傳輸器，具有編碼一輸入信號以形成編碼數據的裝置，上述編碼數據的每個元素具有至少兩個離散信號幅度級別中的一個，該編碼裝置在編碼數據中包括一周期性學習序列的數據。
8．根據權利要求7的數據傳輸器，其中周期學習序列中的至少一個元素依次代表每個離散信號幅度級別。
9．根據權利要求8的數據傳輸器，其中周期學習序列包括至少兩個元素，每一個依次代表離散信號幅度級別中的每一個。
全文摘要
一傳輸器(20),具有裝置(206,207)對一輸入信號編碼以形成編碼數據,上述編碼數據中的每個元素有兩個離散信號幅度級別中的至少一個,該編碼裝置在編碼數據中包括一周期性學習序列數據(T);一接收器(30),用於接收該編碼數據,並在接收的學習序列基礎上適應閾值以允許離散的級別彼此之間相互區別。該學習序列T可以包括多個元素,其中至少一個元素依次代表每個離散信號幅度級別。該接收器產生一查詢表以存儲適應的閾值。
文檔編號H04N7/26GK1223769SQ9719587
公開日1999年7月21日 申請日期1997年6月19日 優先權日1996年6月25日
發明者安德魯·彼得·赫倫 申請人:英國電訊有限公司