具有讀出放大器和位線開關的半導體存儲器的製作方法
2023-05-12 09:08:56
專利名稱：具有讀出放大器和位線開關的半導體存儲器的製作方法
技術領域：
本發明涉及一種半導體存儲器，尤其涉及一種DRAM(動態隨機存取存儲器)，並涉及一種操作該半導體存儲器的方法。
背景技術：
DRAM存儲器場由行(或相應的多條字線)和列(或相應的多條位線)構成。
在DRAM中，基本由電容器構成的存儲單元連接到位線，以便傳輸將從存儲單元讀出或將被讀到存儲單元中的數據值。在存儲單元的讀出期間(「讀出程序」)，與存儲單元的電容器連接的存取電晶體通過字線的激活被完全連接，且將存儲在電容器中的電荷狀態施加到位線。在這種做法中，將電容器電荷分給單元和位線的電容。對應於這兩個電容的比率(傳輸比)，將發生或多或少的強位線電壓偏差。
隨後，通過讀出放大器(例如，通過初級讀出放大器-SA)放大來自電容器的弱信號。讀出放大器包括互補信號輸入。將與這些信號輸入連接的位線稱作位線和互補位線。
在當今的DRAM中，讀出放大器通常以分開的方式使用，以便節省晶片空間。讀出放大器可用於沿著與讀出放大器相鄰的位線在左邊和右邊設置的存儲單元的讀出(即，用於設置在定位於讀出放大器的左邊和右邊的存儲器場的單元場塊中的存儲單元的讀出)。
在定位在分配給讀出放大器的兩個單元場塊之間的相應讀出放大器帶中，並排設置多個讀出放大器。
在讀出存儲單元之前，通過與位線連接的所謂的預充電/均衡電路，將相應的位線部分即非互補位線和互補位線的相應部分預充電至對應於在H狀態的位線電壓的一半(＝VBLH/2)的等電勢。由此，確保了在讀出之前，在位線部分和分配至其的互補位線部分的電勢之間不產生差值，其在讀出期間可能覆蓋或扭曲通過存儲單元的電容器傳輸給位線的小量電荷。直接在存儲單元的讀出之前，切斷適合於與位線部分連接的預充電/均衡電路、將被讀出的存儲單元和讀出放大器。
已知的DRAM還包括隔離電晶體，其用於在從不被讀出的那一側的單元的讀出期間解耦讀出放大器(即，解耦定位在讀出放大器的左邊或定位在其右邊的單元場塊)。
其後立即啟動存儲單元的實際讀出，其中存在於相應字線的字線信號完全連接與存儲電容器連接的存取電晶體。
每個字線被分配給上述存儲場塊的特定單元場塊，並在其激活時提供用於估計藉助相應讀出放大器分配給字線的單元場塊的所有位線。
隨後，藉助於發送給DRAM的位線地址，選擇定位在相應讀出放大器帶中的讀出放大器中的每一個，其中分配到所選讀出放大器的位線開關(CSL柵)被置於導電即打開的狀態。
然後，通過所選的讀出放大器來放大的並存在於相應位線部分的電勢差通過位線開關(CSL柵)和相應的LDQ和MDQ線傳送到另一讀出放大器(例如，次級讀出放大器-SSA)。
該讀出放大器估計接收的信號並將相應放大的信號傳送到DRAM的相應連接(DQ)。
反之亦然，在分別將數據讀入或寫入到DRAM中期間(「寫入程序」)，在DRAM的相應連接(DQ)處存在的信號通過上述的另一讀出放大器(次級讀出放大器-SSA)來相應地放大並通過MDQ和LDQ線傳輸到讀出放大器(初級讀出放大器-SA)，該放大器通過相應的位線地址來選擇並定位在上述讀出放大器帶中的一個中。
再次進行讀出放大器的選擇，其中分配到所選讀出放大器的位線開關(CSL柵)被置於導電即打開的狀態。
打開的位線開關(CSL柵)將通過SSA放大的信號切換到所選的讀出放大器(初級讀出放大器-SA)，其已經用單元的前驅數據被放大；前驅數據可能必要的重寫要求被分配到所選讀出放大器的位線開關(CSL柵)處於電阻儘可能低的狀態。
另一方面，在上述讀出數據的相反的情況下(「讀出程序」)，必須確保在預定電勢上的LDQ和MDQ線不影響各自選擇的讀出放大器至原始單元信息傾斜的程度。
對於這種情況，分配到各自選擇的讀出放大器(初級讀出放大器-SA)的打開的位線開關(CSL柵)不能處於過於低的電阻。
發明內容
因此，本發明的目的是提供一種相對於常規半導體存儲器改進的半導體存儲器，以及一種用於操作半導體存儲器的改進的方法，尤其提供一種比常規半導體存儲器更適合於相應操作模式例如「讀出」或「寫入」的半導體存儲器。
上述的和/或另外的目的通過權利要求1和13的主題來實現。
本發明的有利實施例在從屬權利要求中表示。
根據本發明的一個方面，提供一種半導體存儲器，其包括至少一個讀出放大器和器件，尤其是用於將讀出放大器切換到至少一條線或與該至少一條線斷開的位線開關，其中，在將讀出放大器切換至所述線期間，根據半導體存儲器的相應操作模式，所述器件，尤其是所述位線開關，被不同長時間和/或不同強度地設置在導電狀態。
操作模式可以例如是讀出模式和/或寫入模式等。
有利地，器件尤其是位線開關包括至少一個電晶體，其根據半導體存儲器的相應操作模式被從非導電狀態不同長時間和/或不同強度地設置成導電狀態，然後返回到非導電狀態。
在優選實施例中，在將讀出放大器切換到所述線期間，讀出放大器與另一讀出放大器連接，尤其與次級讀出放大器連接。
下面將藉助於在圖中示出的實施例更詳細地說明本發明。圖示出圖1是與本發明相關的DRAM的一部分；圖2是在將數據讀入到圖1中示出的DRAM的存儲單元中或從該存儲單元讀出期間相關的不同信號、尤其是在寫入或讀出程序期間饋送給位線開關的控制信號CL的信號圖；圖3是根據替換實施例，在將數據讀入到圖1中示出的DRAM的存儲單元中或從該存儲單元讀出期間相關的不同信號、尤其是在寫入或讀出程序期間饋送給位線開關的控制信號CL的信號圖；圖4是與根據圖1的DRAM一起使用的位線解碼器輸出級的第一示例性設計的概略細節表示；圖5是與根據圖1的DRAM一起使用的位線解碼器輸出級的第二替換示例性設計的概略細節表示。
具體實施例方式
在圖1中示出的DRAM的一部分中，示出了幾個單元場塊1a、1b，在其每一個中，將多個存儲單元(未示出)設置-定位在多個行和列中。
通過每一個單元場塊1a、1b，延伸相互平行的多條字線2，以及也相互平行並垂直於字線2的多條位線3a、3b。
作為來自圖1的結果，讀出放大器帶4(SA帶)均定位在每兩個單元場塊1a、1b之間，所述的讀出放大器帶4包括以陣列形式並排定位的多個讀出放大器5a、5b、5c、5d(在此是多個初級讀出放大器-SA)。
如將在以下更詳細說明的，基本由電容器構成的存儲單元均可連接到相應的位線3a、3b，以傳輸將被從存儲單元讀出的數據值或將被讀入到存儲單元中的數據值。在存儲單元的讀出期間(「讀出程序」(READ))，與存儲單元的電容器連接的存取電晶體(在此未示出)通過相應字線2的激活被完全連接，並將電容器中存儲的電荷狀態施加到相應的位線3a、3b。
然後，通過上述讀出放大器5a、5b、5c、5d中的一個來放大來自電容器的弱信號。
作為來自圖1的結果(藉助於讀出放大器5a示出的)，讀出放大器5a、5b、5c、5d中的每一個包括兩個相應的互補信號輸入/輸出6、7，其中，相應的第一個信號輸入/輸出6與位線對3的第一位線3a連接，且相應的第二個信號輸入/輸出7與位線對3的第二互補位線3b連接。
讀出放大器5a、5b、5c、5d是所謂的「分開的」讀出放大器讀出放大器5a、5b、5c、5d在設置在單元場塊1a、1b中的存儲單元的讀出期間使用，單元場塊1a、1b都定位在讀出放大器5a、5b、5c、5d的左邊和右邊。
在存儲單元的讀出之前，通過(未示出的)預充電/均衡電路來將相應的位線部分即非互補位線3a和互補位線3b的相應部分預充電至對應於H狀態下的位線電壓的一半(＝VBLH/2)的等電勢，所述預充電/均衡電路與位線3a、3b連接。由此，確保了在讀出之前，在位線3a部分和分配至其的互補位線3b部分的電勢之間不出現差值，其可能覆蓋或扭曲在讀出期間通過存儲單元的電容器傳輸到位線的小量電荷。直接在存儲單元的讀出之前，切斷適合於與位線部分連接的預充電/均衡電路、將被讀出的存儲單元和讀出放大器5a、5b、5c、5d。
在讀出放大器5a、5b、5c、5d(或相應地，上述讀出放大器輸入/輸出6、7)和位線3a、3b之間，提供相應的隔離電晶體(未示出)，在從不被讀出的那一側的單元的讀出期間，其用於解耦讀出放大器5a、5b、5c、5d(即，用於從相應的讀出放大器5a、5b、5c、5d分別解耦定位在讀出放大器5a、5b、5c、5d左邊或定位在其右邊的單元場塊1a、1b或相應的位線3a、3b)。
作為隔離電晶體，例如可使用相應的NMOS-FET，其源漏通路適合於中斷位線3a、3b和相應分配的讀出放大器5a之間的連接，以便於在定位在讀出放大器5a相應的另一側的存儲單元的讀出和/或寫入期間從位線3a、3b解耦讀出放大器5a的相應側。
上述NMOS-FET的柵連接可相互連接並通過相應的控制電壓ISOL(在隔離電晶體定位在讀出放大器5a的左邊的情況下)或控制電壓ISOR(在隔離電晶體定位在讀出放大器5a的右邊的情況下)被相應地共同控制。
讀出放大器5a、5b、5c、5d原則上可以是現有技術中使用的任一種讀出放大器，例如在Kiyoo Itoh的書「VLSI Memory Chip Design」(Publishing House Springer，Berlin，Heidelberg，New York，2001，第15-17頁)中描述的那種讀出放大器，例如包括兩個NMOS-FET和兩個PMOS-FET的讀出放大器(其中，NMOS-FET和PMOS-FET可以以觸發器的形式互連)等等。
作為來自圖1的另外的結果，讀出放大器5a、5b、5c、5d可以通過相應的位線開關10a、10b、10c、10d(CSL柵)與相應的LDQ線11a、11b(更精確地具有LDQ線對11的相應第一LDQ線11a的讀出放大器5a、5b、5c、5d的第一、另一讀出放大器信號輸入/輸出8，和具有LDQ線對11的相應第二互補LDQ線11b的讀出放大器5a、5b、5c、5d的第二、另一、互補讀出放大器信號輸入/輸出9)連接。
如圖1中示出的，每個位線開關10a、10b、10c、10d(CSL柵)可以包括例如兩個相應的NMOS-FET，其源漏通路在位線開關10a、10b、10c、10d的導電狀態下分別導電連接LDQ線11a和第一、另一讀出放大器信號輸入/輸出8或互補LDQ線11b和第二、另一、互補讀出放大器信號輸入/輸出9(且在位線開關10a、10b、10c、10d的非導電狀態下，分別電隔離或解耦LDQ線11a、11b與另一讀出放大器信號輸入/輸出8、9)。
相應位線開關10a、10b、10c、10d的NMOS-FET的柵連接相互連接，且均共同地連接到相應的位線控制線12a、12b、12c、12d。
如將在以下詳細說明的，位線控制線12a、12b、12c、12d連接到位線解碼器(或分別連接到位線解碼器相應的輸出級13a、13b、13c、13d)。
根據在相應位線控制線12a、12b、12c、12d處通過相應的位線解碼器輸出級13a、13b、13c、13d分別施加的控制信號CSL0、CSL1、CSL2、CSL3，相應的位線開關10a、10b、110c、10d(或更精確地相應位線開關10a、10b、10c、10d的NMOS-FET)，如以下將更詳細說明的，可設置在導電(或更精確地多個不同強度導電中相應的一個(參看下面))或非導電狀態。
作為來自圖1的另外的結果，LDQ線11a、11b可通過相應的MDQ開關14(更精確地具有MDQ線對15的第一MDQ線15a的LDQ線對11的第一LDQ線11a，和具有MDQ線對15的第二、互補MDQ線15b的第二、互補LDQ線11b)與相應的MDQ線15a、15b連接。
如圖1中所示出的，MDQ開關14可以例如包括兩個相應的NMOS-FET，其源漏通路在MDQ開關14的導電狀態下以導電方式連接第一LDQ線11a和第一MDQ線15a，或者連接第二、互補LDQ線11b和第二、互補MDQ線15b(且在MDQ開關14的非導電狀態下從MDQ線15a、15b電隔離或解耦LDQ線11a、11b)。
MDQ開關14的MOS-FET的柵連接相互連接，並且均共同地連接到相應的MDQ開關控制線16。
根據存在於MDQ開關控制線16處的控制信號，MDQ開關14(或更精確地MDQ開關14的NMOS-FET)可設置在導電或非導電狀態。
MDQ線15a、15b連接到另一讀出放大器17(在此連接到次級讀出放大器-SSA)。
第一MDQ線15a與另一讀出放大器17的第一讀出放大器信號輸入/輸出連接，且第二、互補MDQ線15b與另一讀出放大器17的第二、互補讀出放大器信號輸入/輸出連接。
如圖1中概略示出的，另一讀出放大器相應的另一信號輸入/輸出18可以連接到DRAM相應的外部數據連接(DQ墊或引腳)。
相應存儲單元的讀出(「讀出程序」)可以被啟動，其中在相應的字線2處存在的字線信號完全連接與相應的存儲電容器連接的存取電晶體。
每個字線2被分配到上述單元場塊1a、1b的特定單元場塊1a，並在其激活時提供用於估計通過相應的讀出放大器5a、5b、5c、5d分配到字線2上的單元場塊1a、1b的所有位線3a、3b。
隨後，藉助於傳送到DRAM的位線地址，選擇設置在相應讀出放大器帶4中的讀出放大器5a、5b、5c、5d中相應的一個，其中將分配到所選讀出放大器5a、5b、5c、5d(例如讀出放大器5a)的位線開關10a、10b、10c、10d(例如，位線開關10a)從非導電的閉合狀態設置成導電即打開的狀態(在此處於多個可能的不同寬度打開的或不同強度導電的狀態中的一種，參看下面)。
為此，如藉助於圖2中的實例所示的，存在於被分配到相應位線開關10a、10b、10c、10d(例如位線開關10a)的位線控制線12a、12b、12c、12d處的控制信號CSL0、CSL1、CSL2、CSL3(例如控制信號CSL0)-由相應的位線解碼器輸出級13a、13b、13c、13d(例如位線解碼器輸出級13a)所導致-從第一(例如，邏輯低)狀態，即例如第一電壓強度V0，改變至第二例如邏輯高狀態(幾個可能的不同邏輯高狀態中的(參看下面))，即例如第二電壓強度V1，1。
然後，將通過所選讀出放大器5a、5b、5c、5d(例如讀出放大器5a)放大並存在於相應位線部分處的電勢差通過相應的位線開關10a、10b、10c、10d(例如位線開關10a)傳輸到上述的LDQ線11a、11b，然後，通過已經藉助於施加到MDQ開關控制線16的相應控制信號被設置成打開的導電狀態的MDQ開關14，傳輸到MDQ線15a、15b和另一讀出放大器17(次級讀出放大器-SSA)。
該讀出放大器估計接收的信號並通過信號輸入/輸出18傳輸相應放大的信號至DRAM的外部數據連接(DQ墊或引腳)。
反之亦然，在將數據讀入或寫入到DRAM期間(「寫入程序」(WRITE))，在上述外部數據連接(DQ墊或引腳)處存在的信號通過上述的另一讀出放大器17(次級讀出放大器-SSA)來相應地放大，並通過MDQ線15a、15b和通過已經藉助於施加到MDQ開關控制線16的相應控制信號被設置在打開的導電狀態的MDQ開關14傳輸到LDQ線11a、11b和通過相應位線地址選擇的讀出放大器5a、5b、5c、5d(例如，讀出放大器5a)。
再次執行相應讀出放大器5a、5b、5c、5d(例如讀出放大器5a)的選擇，其中將分配到所選讀出放大器5a、5b、5c、5d(例如讀出放大器5a)的位線開關10a、10b、10c、10d(例如，位線開關10a)從非導電的閉合狀態設置成導電即打開的狀態(在此與「讀出程序」(READ)相比，處於不同寬度打開的或不同強度導電的狀態，尤其是與「讀出程序」(READ)相比，處於更寬打開的或更強導電的更低電阻的狀態，參看下面)。
為此，還如藉助於圖2中的實例所示的，存在於被分配到相應位線開關10a、10b、10c、10d(例如位線開關10a)的位線控制線12a、12b、12c、12d(例如位線控制線12a)處的控制信號CSL0、CSL1、CSL2、CSL3(例如控制信號CSL0)，由相應的位線解碼器輸出級13a、13b、13c、13d(例如位線解碼器輸出級13a)所導致，從上述第一(例如，邏輯低)狀態，即例如第一電壓強度V0，改變至與上述第二(邏輯高)狀態不同的第三例如邏輯高狀態，即例如與第一和第二電壓強度V0，V1，1不同的第三電壓強度V1，2(尤其是大於在「讀出程序」(READ)期間使用的上述電壓強度V1，1的電壓強度V1，2)。
打開的位線開關10a、10b、10c、10d(例如位線開關10a)將通過SSA放大的信號切換到所選的讀出放大器5a、5b、5c、5d(例如讀出放大器5a)，其已經利用單元的前驅數據被放大，然後其能夠將相應的數據寫入到相應的存儲單元中。
對於在「寫入程序」(WRITE)期間通過由另一讀出放大器17發送的信號相應選擇的讀出放大器5a、5b、5c、5d(例如讀出放大器5a)中的前驅數據的可能需要的改寫，分配到所選讀出放大器5a、5b、5c、5d(例如讀出放大器5a)的位線開關10a、10b、10c、10d(例如位線開關10a)的電阻應當儘可能低。
由於這個原因，在「寫入程序」(WRITE)期間，如上所述，被分配到相應選擇的讀出放大器5a、5b、5c、5d(例如讀出放大器5a)的位線開關10a、10b、10c、10d(例如位線開關10a)與在「讀出程序」(READ)期間相比被設置在更強的導電或更寬的打開狀態。
另一方面，在上述讀出數據(「讀出程序」(READ))的相反情況下，必須確保已經被引到預定電勢的LDQ和MDQ線11a、11b、15a、15b，例如藉助於EQL控制19，不影響相應選擇的讀出放大器5a、5b、5c、5d(例如讀出放大器5a)至初始單元信息傾斜的程度。
對於這種情況，分配到相應選擇的讀出放大器5a、5b、5c、5d(例如讀出放大器5a)的打開的位線開關10a、10b、10c、10d(例如位線開關10a)不能電阻過於低。
由於這個原因，如上所述，分配到相應選擇的讀出放大器5a、5b、5c、5d(例如讀出放大器5a)的位線開關10a、10b、10c、10d(例如位線開關10a)在「讀出程序」(READ)期間比在「寫入程序」(WRITE)期間被設置在較小強度導電或較小打開的狀態。
為此，作為圖2的結果，在「讀出程序」(READ)期間饋送到相應位線開關10a、10b、10c、10d(例如位線開關10a)的位線控制線12a、12b、12c、12d(例如位線控制線12a)的控制信號CSL0、CSL1、CSL2、CSL3的電壓強度V1，1可以例如比在「寫入程序」(WRITE)期間饋送到相應位線開關10a、10b、10c、10d(例如位線開關10a)的位線控制線12a、12b、12c、12d(例如位線控制線12a)的控制信號CSL0、CSL1、CSL2、CSL3的電壓強度V1，2小了多於5％、10％、或15％(或例如小了多於20％、25％、或30％)。
在「寫入程序」(WRITE)期間饋送到相應位線開關10a、10b、10c、10d(例如位線開關10a)的位線控制線12a、12b、12c、12d(例如位線控制線12a)的控制信號CSL0、CSL1、CSL2、CSL3的脈衝長度t1，2，還如在圖2中所示的，與在「讀出程序」(READ)期間饋送到相應位線開關10a、10b、10c、10d(例如位線開關10a)的位線控制線12a、12b、12c、12d(例如位線控制線12a)的控制信號CSL0、CSL1、CSL2、CSL3的脈衝長度t3，4一樣大或基本一樣大。
圖4示出了適合於用在根據圖1的DRAM中的位線解碼器輸出級13a的第一示例性設計的概略細節表示，用於實現在「讀出程序」(READ)和「寫入程序」(WRITE)期間位線控制信號CSL0、CSL1、CSL2、CSL3的不同電壓強度V1，1和V1，2(在此利用與位線開關10a的位線控制線12a連接的位線解碼器輸出級13a的實例)。
相應地與常規位線解碼器輸出級類似，位線解碼器輸出級13a包括具有NMOS-FET 102和PMOS-FET 101的反相放大電路。
NMOS-FET 102和PMOS-FET 101的柵極相互連接。
通過在線105處的位線解碼器將相應的控制信號饋送給NMOS-FET102和PMOS-FET 101的柵極。
將NMOS-FET 102的源漏通路連接到地以及連接到位線控制線12a和PMOS-FET 101的源漏通路。
不同於常規位線解碼器輸出級，PMOS-FET 101的源漏通路不直接連接到供給電壓VCSL，而是連接到二極體104和串聯連接到二極體104的(另一)NMOS-FET 103的源漏通路。
二極體104和(另一)NMOS-FET 103連接到供給電壓VCSL。
在(另一)NMOS-FET 103的柵極處，在上述「寫入程序」期間在控制線16處施加控制信號(寫入)。
將控制信號(寫入)施加到控制線106導致(另一)NMOS-FET 103被設置在導電狀態且由此跨接二極體104。
結果是在「寫入程序」期間PMOS-FET 101的源漏通路與上述的相應高供給電壓VCSL導電連接。
在「寫入程序」的開始處(達到時間點t1，參看圖2)，在線105處，通過位線解碼器用邏輯高控制信號來饋送NMOS-FET 102和PMOS-FET 101的柵極，其導致NMOS-FET 102被設置在導電狀態，以及PMOS-FET 101被設置在鎖定狀態。
然後在位線控制線12a處輸出的控制信號CSL0具有上述的邏輯低第一電壓強度V0(參看圖2)。
在時間點t1處(參看圖2)，通過在線105處的位線解碼器饋送給NMOS-FET 102和PMOS-FET 101的柵極的控制信號改變成邏輯低，其導致NMOS-FET 102被設置在鎖定狀態且PMOS-FET 101被設置在導電狀態。
然後在位線控制線12a處輸出的控制信號CSL0具有上述的相對高的電壓強度V1，2(因為在「寫入程序」期間，PMOS-FET 101的源漏通路與上述的相對高的供給電壓VCSL導電連接)。
在時間點t2處(參看圖2)，通過在線105處的位線解碼器饋送給NMOS-FET 102和PMOS-FET 101的柵極的控制信號變回到邏輯高，其導致NMOS-FET 102被設置回導電狀態且PMOS-FET 101被設置回鎖定狀態。
然後在位線控制線12a處輸出的控制信號CSL0再次具有邏輯低電壓強度V0(參看圖2)。
在「讀出程序」期間，不同於在「寫入程序」期間，沒有控制信號施加在(另一)NMOS-FET 103的柵極處；在「讀出程序」期間，該(另一)NMOS-FET 103由此處於鎖定狀態。
在「讀出程序」的開始處(達到時間點t3，參看圖2)，通過在線105處的位線解碼器將邏輯高控制信號饋送到NMOS-FET 102和PMOS-FET 101的柵極，其導致將NMOS-FET 102設置在導電狀態且將PMOS-FET 101設置在鎖定狀態。
然後在位線控制線12處輸出的控制信號CSL0具有上述的邏輯低第一電壓強度V0(參看圖2)。
在時間點t3處(參看圖2)，通過在線105處的位線解碼器饋送到NMOS-FET 102和PMOS-FET 101的柵極的控制信號改變為邏輯低，其導致將NMOS-FET 102設置在鎖定狀態且將PMOS-FET 101設置在導電狀態。
然後在位線控制線12處輸出的控制信號CSL0具有如圖2中所示的上述電壓強度V1，1(在二極體104處相對於「寫入程序」期間出現的電壓強度V1，2降低了電壓降ΔV) (因為在「讀出程序」期間，PMOS-FET 101的源漏通路不直接與上述的相對高供給電壓VCSL導電連接，而是通過引起電壓降ΔV的二極體104來連接)。
在時間點t4處(參看圖2)，通過在線105處的位線解碼器饋送到NMOS-FET 102和PMOS-FET 101的柵極的控制信號變回到邏輯高，其導致NMOS-FET 102被設置回導電狀態且PMOS-FET 101被設置回鎖定狀態。
然後在位線控制線12處輸出的控制信號CSL0再次具有邏輯低電壓強度V0(參看圖2)。
圖5示出了適合於用在根據圖1的DRAM中的位線解碼器輸出級213a的第二替換示例性設計的概略細節表示，用於實現在「讀出程序」(READ)和「寫入程序」(WRITE)期間位線控制信號CSL0、CSL1、CSL2、CSL3的不同電壓強度V1，1和V1，2。
相應地與常規位線解碼器輸出級相似，在圖5中示出的位線解碼器輸出級213a包括具有NMOS-FET 202和PMOS-FET 201的反相放大電路。
NMOS-FET 202和PMOS-FET 201的柵極相互連接。
通過在線205處的相應位線解碼器用相應的控制信號來饋送NMOS-FET 202和PMOS-FET 201的柵極。
NMOS-FET 202的源漏通路連接到地以及連接到位線控制線12a和PMOS-FET 201的源漏通路。
PMOS-FET 201的源漏通路不直接連接到供給電壓VCSL，而是連接到NMOS-FET 204的源漏通路和串聯連接到NMOS-FET 204的NMOS-FET203的源漏通路。
NMOS-FET 203連接到相對高的供給電壓VWrite，且NMOS-FET 204連接到相對低的供給電壓VRead(尤其是連接到比供給電壓VWrite低的供給電壓VRead)。
在上述「寫入程序」期間，而不是在「讀出程序」期間，將控制信號(寫入)施加到在控制線206處的NMOS-FET 203的柵極。
這導致了在「寫入程序」期間NMOS-FET 203被設置在導電狀態，且在「讀出程序」期間被設置在鎖定狀態。
與此相對，在上述的「讀出程序」期間，而不是在「寫入程序」期間，將控制信號(讀出)施加在控制線207處的NMOS-FET 204的柵極。
這導致了在「讀出程序」期間NMOS-FET 204被設置在導電狀態且在「寫入程序」期間被設置在鎖定狀態。
其結果是在「寫入程序」期間，PMOS-FET 201的源漏通路與上述的相對高的供給電壓VWrite連接，且在「讀出程序」期間與上述的相對低的供給電壓VRead連接。
通過在線205處的位線解碼器饋送給NMOS-FET 202和PMOS-FET的柵極的信號對應於關於圖4說明的並在「寫入程序」和「讀出程序」期間施加到位線解碼器輸出級13a的線105處的信號。
與圖4中示出的位線解碼器輸出級13a相對應，在「寫入程序」期間，也是利用圖5中示出的位線解碼器輸出級213a，在位線控制線12a處輸出包括上述相對高的電壓強度V1，2的控制信號CSL0(因為在「寫入程序」期間PMOS-PET 201的源漏通路與上述相對高的供給電壓VWrite導電連接)，且在「讀出程序」期間，輸出包括上述相對低的電壓強度V1，1的控制信號CSL0(因為在「讀出程序」期間，PMOS-FET 201的源漏通路與上述相對低的供給電壓VRead導電連接)。
如圖3中所示，在作為圖1和圖4或圖5中分別示出的實施例的替換的DRAM的實施例中-具有與圖1中所示的另外相同的結構-在「寫入程序」(WRITE)期間饋送到相應位線開關10a、10b、10c、10d(例如位線開關10a)的位線控制線12a、12b、12c、12d(例如位線控制線12a)的控制信號CSL0、CSL1、CSL2、CSL3的脈衝長度t1，2可以大於在「讀出程序」(READ)期間饋送到相應位線開關10a、10b、10c、10d(例如位線開關10a)的位線控制線12a、12b、12c、12d(例如位線控制線12a)的控制信號CSL0、CSL1、CSL2、CSL3的脈衝長度t3，4。
例如，在「寫入程序」(WRITE)期間，控制信號CSL0、CSL1、CSL2、CSL3的脈衝長度t1，2(即，控制信號CSL0、CSL1、CSL2、CSL3為「邏輯高」或者分配的位線開關10a、10b、10c、10d(例如位線開關10a)處於導電即打開狀態的持續時間)可以比在「讀出程序」(READ)期間控制信號CSL0、CSL1、CSL2、CSL3的脈衝長度t3，4大了多於5％、10％、或15％(或者例如大了多於20％、30％、或40％)。
在「邏輯高」信號狀態期間，控制信號CSL0、CSL1、CSL2、CSL3的電壓強度V1，如藉助於圖3中的實例所示出的(以及不同於藉助於圖1和圖4或圖5分別說明的實施例)，在「寫入程序」(WRITE)和「讀出程序」(READ)期間相等或基本相等。
作為位線解碼器輸出級，然後可以代替圖4和圖5中示出的位線解碼器輸出級13a、213a，使用常規位線解碼器輸出級(具有包括例如NMOS-FET 102和PMOS-FET 101的反相放大電路，如圖4中所示，但是不具有二極體104且不具有另一NMOS-FET 103)。
可替換地，相應地與上面參考圖1、4和5說明的相似，除了被分別選擇為不同長和相應地在圖3中示出的控制信號脈衝長度t1，2或t3，4，在「寫入程序」(WRITE)和「讀出程序」(READ)期間，控制信號CSL0、CSL1、CSL2、CSL3的電壓強度在「寫入程序」(WRITE)期間的「邏輯高」信號狀態的情況下-相應地與圖2中示出的相似-比在「讀出程序」(READ)期間高(例如高了多於5％、10％、15％、20％、25％、或30％，以及例如多於5％、10％、15％、20％、30％、或40％的不同大脈衝長度t1，2或t3，4等等)。
參考標記列表1a 單元場塊1b 單元場塊2 字線3 位線對3a 位線3b 位線4 讀出放大器帶5a 讀出放大器5b 讀出放大器5c 讀出放大器5d 讀出放大器6 信號輸入/輸出7 信號輸入/輸出8 信號輸入/輸出9 信號輸入/輸出10a位線開關10b位線開關10c位線開關10d位線開關11 LDQ線對11aLDQ線11bLDQ線
12a 位線控制線12b 位線控制線12c 位線控制線12d 位線控制線13a 位線解碼器輸出級13b 位線解碼器輸出級13c 位線解碼器輸出級13d 位線解碼器輸出級14 MDQ開關15 MDQ線對15a MDQ線15b MDQ線16 MDQ開關控制線17 讀出放大器18 信號輸入/輸出19 EQL控制101 PMOS-FET102 NMOS-FET103 NMOS-FET104 二極體105 線106 控制線201 PMOS-FET202 NMOS-FET203 NMOS-FET204 NMOS-FET205 線206 控制線207 控制線213a位線解碼器輸出級
權利要求
1.一種半導體存儲器，具有至少一個讀出放大器(5a)和器件(10a)，其用於將讀出放大器(5a)切換到至少一條線(11a，11b)或與該至少一條線斷開，其中根據相應的操作模式，所述器件(10a)在將所述讀出放大器(5a)切換到所述線(11a，11b)期間被不同長時間和/或不同強度地設置在導電狀態。
2.根據權利要求1的半導體存儲器，其中操作模式可以是讀出模式。
3.根據權利要求1或2的半導體存儲器，其中操作模式可以是寫入模式。
4.根據前述權利要求中任一項的半導體存儲器，其中所述器件是位線開關(10a)。
5.根據權利要求4的半導體存儲器，其中所述位線開關(10a)包括電晶體。
6.根據權利要求5的半導體存儲器，其中根據半導體存儲器的相應操作模式，電晶體被從非導電狀態不同長時間和/或不同強度地設置在導電狀態，然後返回到非導電狀態。
7.根據權利要求5或6的半導體存儲器，其中根據半導體存儲器的相應操作模式，將控制信號(CSL)不同長時間地饋送到電晶體的控制輸入。
8.根據權利要求5、6或7的半導體存儲器，其中根據半導體存儲器的相應操作模式，將具有分別不同的電壓強度(V1，1，V1，2)的相應控制信號(CSL)饋送到電晶體的控制輸入。
9.根據前述權利要求中任一項的半導體存儲器，其中在將所述讀出放大器(5a)切換到所述線(11a，11b)期間，所述讀出放大器(5a)通過所述線(11a，11b)與另一讀出放大器(17)連接。
10.根據前述權利要求中任一項的半導體存儲器，其中所述讀出放大器(5a)是初級讀出放大器(SA)。
11.根據權利要求9或10中任一項的半導體存儲器，其中所述另一讀出放大器(17)是次級讀出放大器(SSA)。
12.根據前述權利要求中任一項的半導體存儲器，其是DRAM。
13.一種用於操作半導體存儲器的方法，該半導體存儲器具有至少一個讀出放大器(5a)和器件(10a)，其用於將讀出放大器(5a)切換到至少一條線(11a，11b)或與該至少一條線斷開，所述方法包括以下步驟-將所述器件(10a)切換在導電狀態以便將所述讀出放大器(5a)切換到所述線(11a，11b)，其中根據半導體存儲器的相應操作模式，將所述器件(10a)不同長時間和/或不同強度地切換在導電狀態。
全文摘要
本發明涉及一種操作半導體存儲器的方法，並涉及一種半導體存儲器，該半導體存儲器具有至少一個讀出放大器(5a)和裝置(10a)，用於將所述讀出放大器(5a)切換到至少一條線(11a，11b)或與該至少一條線斷開，其中根據半導體存儲器相應的操作模式，所述裝置(10a)在將所述讀出放大器(5a)切換到所述線(11a，11b)期間被不同長時間和/或不同強度地設置在導電狀態。
文檔編號G11C7/06GK1937072SQ200610139520
公開日2007年3月28日 申請日期2006年9月22日 優先權日2005年9月22日
發明者T·格拉夫, J·克利維爾, M·普羅爾, S·施勒德 申請人:奇夢達股份公司