一種具有超陡亞閾值斜率的阻變場效應電晶體及其製備方法
2023-05-11 13:34:11
專利名稱：一種具有超陡亞閾值斜率的阻變場效應電晶體及其製備方法
技術領域：
本發明屬於CMOS超大集成電路(ULSI)中的場效應電晶體邏輯器件與電路領 域，具體涉及一種具有超陡亞閾值斜率(Subthreshold Slope)的阻變場效應電晶體 (Resistive Field Effecttransistor，簡稱 ReFET)及其製備方法。
背景技術：
隨著金屬-氧化物-矽場效應電晶體(MOSFET)的尺寸不斷縮小，尤其是當器件的 特徵尺寸進入納米尺度以後，器件的短溝道效應等的負面影響愈加明顯。漏致勢壘降低效 應(DIBL)、帶帶隧穿效應使得器件關態漏洩電流不斷增大，伴隨著器件閾值電壓降低，增大 了集成電路的功耗。且傳統MOSFET器件的亞閾區電流導通由於受擴散機制的限制，其亞閾 值斜率在常溫下的極限值被限制在60mv/dec，導致亞閾值漏洩電流隨著閾值電壓的降低也 在不斷地升高。為了克服納米尺度下MOSFET面臨的越來越多的挑戰，為了能將器件應用在 超低壓低功耗領域，採用新型導通機制而獲得超陡亞閾值斜率的器件結構和工藝製備方法 已經成為小尺寸器件下大家關注的焦點。針對MOSFET亞閾值斜率有60mv/deC的理論極限的問題，近些年來研究者們提出 了一些可能的解決方案，主要包含以下三類隧穿場效應電晶體(Tunneling FET，TFET)，碰 撞離化 MOSFET (Impact Ionization MOS, IM0S)以及懸柵場效應電晶體(Suspended Gate FET，SG-FET)。TFET利用柵極控制反向偏置的P-I-N結的帶帶隧穿實現導通且漏電流非 常小，但由於受源結隧穿機率和隧穿面積的限制，開態電流小，不利於電路應用。專利(US 2010/0140589A1)提出了一種鐵電隧穿電晶體，通過結合鐵電柵疊層和帶帶隧穿機制能獲 得更陡的亞閾值斜率，但仍面臨電流小的問題。IMOS則是利用碰撞離化導致的雪崩倍增 效應使器件導通，能獲得極陡的亞閾值斜率(小於lOmV/dec)和較大的電流，但是IMOS必 須工作在較高的源漏偏壓下，且器件可靠性問題嚴重，不適於實際低壓應用。SG-FET器件 開啟的原理則是隨著柵電壓的升高，使可活動的金屬柵電極在靜電力的作用下移動到常規 MOSFET部分上，產生反型層溝道，使器件導通。在這個過程中，由於閾值電壓的突然變化，也 能夠實現低於60mv/dec的亞閾值斜率。但是該器件的開關速度、工作次數和集成等問題也 不容忽視。因此，提出一種能工作在低壓條件下，且具有超陡的亞閾值斜率、較大的開態電 流和較好的可靠性的器件顯得尤為迫切。
發明內容
本發明的目的在於提供一種具有超陡亞閾值斜率的阻變場效應電晶體(ReFET) 及其製備方法。該結構利用金屬-絕緣體-金屬(Metal-Insulator-Metal，MIM)作柵疊 層，具有大的開態電流和陡直的亞閾值斜率，且工作在低偏壓下，可滿足低壓低功耗器件和 電路的應用需求。本發明的技術方案如下
一種具有超陡亞閾值斜率的阻變場效應電晶體，其特徵在於，包括一個控制柵電 極層、一個柵介質層、一個半導體襯底、一個源摻雜區和一個漏摻雜區，控制柵採用柵疊層 結構，其依次為底層——底電極層，中間層——阻變材料層和頂層——頂電極層。所述半導體襯底材料包括Si、Ge、SiGe, GaAs或其他II_VI，III-V和IV-IV族的 二元或三元化合物半導體、絕緣體上的矽(SOI)或絕緣體上的鍺(GOI)。所述柵介質層材料包括Si02、Si3N4和高K柵介質材料。厚度範圍為l-5nm。所述底電極層和頂電極層可為Cu、W、TiN, Pt、Al等各種金屬、導電金屬矽化物/ 氮化物、導電氧化物或者摻雜多晶矽等導電材料，也可以是上述這些導電材料的疊層結構。 厚度範圍為20-200nm。所述阻變材料層為具有阻變特性的材料層，為aiO、HfO2, TiO2, ZrO2, NiO, Ta2O5等 過渡金屬氧化物，Al2O3等主族金屬氧化物，SiNxOy等氮氧化物以及聚對二甲苯聚合物等有 機材料。厚度範圍為10-50nm。上述阻變場效應電晶體的製備方法，包括以下步驟(1)在半導體襯底上通過淺槽隔離定義有源區；(2)生長柵介質層；(3)澱積控制柵疊層首先澱積底電極層，然後澱積一層阻變材料介質層，在澱積 的阻變材料層上澱積頂澱積層，形成頂電極/阻變材料層/底電極層柵結構；(4)接著用光刻和刻蝕的方法，形成器件的柵結構圖形；(5)利用側牆工藝，形成器件的側牆保護結構；(6)再對器件進行離子注入，形成摻雜的源漏結構，並快速高溫熱退火激活雜質；(7)最後進入常規CMOS後道工序，包括澱積鈍化層、開接觸孔以及金屬化等，即可 製得所述的阻變場效應電晶體，如圖1所示。上述的製備方法中，所述步驟O)中的生長柵介質層的方法選自下列方法之一 常規熱氧化、摻氮熱氧化、化學氣相澱積和物理氣相澱積。上述的製備方法中，所述步驟(3)中的澱積控制柵疊層的方法選自下列方法之 一直流濺射、化學氣相澱積、反應濺射、化學合成、原子層澱積、直流濺射+熱氧化方法、溶 膠-凝膠法。上述的製備方法中，所述步驟中的刻蝕方法可以用溼法腐蝕或者幹法刻蝕 (ΑΜΕ, RIE)的方法刻頂電極和底電極層，可以用溼法腐蝕或者幹法刻蝕(AME，RIE, ICP)的 方法刻阻變材料層。本發明的優點和積極效果一、該結構採用頂電極/阻變材料層/底電極層結構作柵，利用阻變材料的特性， 在較低的正向電壓激勵下柵實現由高阻向低阻的躍變過程。反映到電容上則是實現了等效 柵電容的迅速增加，從而降低了器件的閾值電壓，能突破傳統MOSFET亞閾值斜率的極限。二、該結構的源漏採用和傳統MOSFET相同的摻雜類型和濃度，相比用隧穿機制或 者碰撞離化機制產生載流子的器件TFET和IM0S，有更大的開態電流。三、相比別的材料，阻變材料製成的存儲器有速度快，操作電壓低和工藝簡單的優 點，這裡將阻變材料應用到邏輯器件中，使得該ReFET能在低壓下實現閾值電壓的轉變，實 現器件的導通開啟，適用於低壓低功耗領域應用。
四、該結構的工藝實現簡單易行，且與傳統CMOS工藝相兼容。簡而言之，該結構器件採用頂電極/阻變材料層/底電極層結構作柵，利用阻變材 料的特性，實現超陡亞閾值斜率且製備方法簡單。與現有的突破傳統亞閾值斜率極限的方 法相比，該器件有較大的導通電流、較低的工作電壓以及較好的亞閾特性，有望在低功耗領 域得到採用，有較高的實用價值。
圖1是本發明的阻變場效應電晶體的剖面圖；圖2是在半導體襯底上生長柵介質層並澱積柵疊層的工藝步驟示意圖；圖3是光刻並刻蝕後形成的柵圖形的器件剖面圖；圖4是形成側牆保護後的器件剖面圖；圖5是離子注入形成源漏結構後的器件剖面圖；圖中1——半導體襯底2——柵介質層3——底電極層4——阻變材料層5——頂電極層6——側牆7——源漏摻雜區
具體實施例方式下面通過實例對本發明做進一步說明。需要注意的是，公布實施例的目的在於幫 助進一步理解本發明，但是本領域的技術人員可以理解在不脫離本發明及所附權利要求 的精神和範圍內，各種替換和修改都是可能的。因此，本發明不應局限於實施例所公開的內 容，本發明要求保護的範圍以權利要求書界定的範圍為準。本發明製備方法的一具體實例包括圖2至圖5所示的工藝步驟1、在晶向為(100)的體矽矽片矽襯底1上採用淺槽隔離技術製作有源區隔離層； 然後熱生長一層柵介質層2，柵介質層為SiO2,厚度為4nm ；澱積底電極層3，底電極層為 TiN,厚度為20nm ；隨後濺射一層阻變材料層4，為Tii2O5，厚度為25nm ；最後在Tii2O5上濺射 一層金屬Pt做頂電極5，厚度為200nm，如圖2所示。2、光刻出柵圖形，用幹法刻蝕AME刻蝕Pt/Ta205/TiN柵疊層，如圖3所示。3、用LPCVD的方法澱積一層SW2形成對柵結構的覆蓋，SiO2厚度為50nm，之後，利 用幹法刻蝕可出帶側牆6保護的柵結構，如圖4所示。4、進行源漏離子注入，利用柵的自對準形成摻雜源漏7，離子注入的能量為 50keV，注入雜質為As+，如圖5所示；進行一次快速高溫退火，激活源漏摻雜的雜質。最後進入常規CMOS後道工序，包括澱積鈍化層、開接觸孔以及金屬化等，即可制 得所述的阻變場效應電晶體。雖然本發明已以較佳實施例披露如上，然而並非用以限定本發明。任何熟悉本領 域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內 容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此， 凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種阻變場效應電晶體，其特徵在於，包括一個控制柵電極層、一個柵介質層、一個 半導體襯底、一個源摻雜區和一個漏摻雜區，控制柵採用柵疊層結構，其依次為底層一底 電極層，中間層一阻變材料層和頂層一頂電極層。
2.如權利要求1所述的阻變場效應電晶體，其特徵在於，半導體襯底材料包括Si、Ge、 SiGe, GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半導體、絕緣體上的矽或 絕緣體上的鍺。
3.如權利要求1所述的阻變場效應電晶體，其特徵在於，所述柵介質層材料包括Si02、 Si3N4和高K柵介質材料，厚度範圍為l-5nm。
4.如權利要求1所述的阻變場效應電晶體，其特徵在於，所述底電極層和頂電極層為 Cu、W、TiN, Pt、Al等各種金屬、導電金屬矽化物/氮化物、導電氧化物或者摻雜多晶矽等導 電材料，或上述這些導電材料的疊層結構，厚度範圍為20-200nm。
5.如權利要求1所述的阻變場效應電晶體，其特徵在於，所述阻變材料層為具有阻變 特性的材料層，為&ι0、HfO2, TiO2, ZrO2, NiO, Ta2O5等過渡金屬氧化物，Al2O3等主族金屬氧 化物，SiNxOy等氮氧化物以及聚對二甲苯聚合物等有機材料，厚度範圍為10-50nm。
6.一種阻變場效應電晶體的製備方法，包括以下步驟(1)在半導體襯底上通過淺槽隔離定義有源區；(2)生長柵介質層；(3)澱積控制柵疊層首先澱積底電極層，然後澱積一層阻變材料介質層，在澱積的阻 變材料層上澱積頂澱積層，形成頂電極/阻變材料層/底電極層柵結構；(4)接著用光刻和刻蝕的方法，形成器件的柵結構圖形；(5)利用側牆工藝，形成器件的側牆保護結構；(6)再對器件進行離子注入，形成摻雜的源漏結構，並快速高溫熱退火激活雜質；(7)最後進入常規CMOS後道工序，包括澱積鈍化層、開接觸孔以及金屬化等，即可製得 權利要求1所述的阻變場效應電晶體。
7.如權利要求6所述的製備方法，其特徵在於，所述步驟(2)中的生長柵介質層的方法 選自下列方法之一常規熱氧化、摻氮熱氧化、化學氣相澱積和物理氣相澱積。
8.如權利要求6所述的製備方法，其特徵在於，所述步驟(3)中的澱積控制柵疊層的方 法選自下列方法之一直流濺射、化學氣相澱積、反應濺射、化學合成、原子層澱積、直流濺 射+熱氧化方法、溶膠-凝膠法。
9.如權利要求6所述的製備方法，其特徵在於，所述步驟(4)中的刻蝕方法為用AME 或RIE方法刻頂電極和底電極層，用ΑΜΕ、RIE或ICP方法刻阻變材料層。
全文摘要
本發明提供了一種具有超陡亞閾值斜率的阻變場效應電晶體，屬於CMOS超大集成電路(ULSI)中的場效應電晶體邏輯器件與電路領域。該阻變場效應電晶體包括一個控制柵電極層、一個柵介質層、一個半導體襯底、一個源摻雜區和一個漏摻雜區，控制柵採用柵疊層結構，其依次為底層——底電極層，中間層——阻變材料層和頂層——頂電極層。本發明與現有的突破傳統亞閾值斜率極限的方法相比，該器件有較大的導通電流、較低的工作電壓以及較好的亞閾特性。
文檔編號H01L29/78GK102117835SQ20111002158
公開日2011年7月6日 申請日期2011年1月19日 優先權日2011年1月19日
發明者王陽元, 詹瞻, 黃如, 黃芊芊 申請人:北京大學