移位寄存器、柵極驅動電路、陣列基板、顯示面板及裝置製造方法
2023-05-11 15:51:16
移位寄存器、柵極驅動電路、陣列基板、顯示面板及裝置製造方法
【專利摘要】本發明公開了一種移位寄存器，包括：第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體和分壓元件，其中，第五電晶體的柵極通過所述分壓元件電連接於所述第三電晶體的漏極。本發明實施例至少達到以下的效果之一：本發明的移位寄存器可以防止由漏電流造成的輸出信號的波形失真，從而提高顯示裝置的顯示質量，減少光罩掩膜板的數量，減小工藝能力對良率的影響，從而提高產能，降低成本。
【專利說明】移位寄存器、柵極驅動電路、陣列基板、顯示面板及裝置
【技術領域】
[0001]本發明涉及顯示【技術領域】，尤其涉及一種移位寄存器、柵極驅動電路、TFT陣列基板、顯示面板以及顯示裝置。
【背景技術】
[0002]近來，顯示技術發展迅速，顯示裝置也越來越流行，但是實際使用中發現，顯示裝置的TFT陣列基板中的TFT (Thin Film Transistor，薄膜電晶體)存在漏電流問題，進而導致顯示裝置的顯示效果不良，影響了顯示裝置的顯示品質。
【發明內容】
[0003]有鑑於此，本發明實施例提供一種移位寄存器、柵極驅動電路、TFT陣列基板、顯示面板以及顯示裝置。
[0004]第一方面，本發明實施例提供一種移位寄存器，包括:第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、分壓元件、第一電容和第二電容；
[0005]所述第一電晶體的柵極電連接輸出端，漏極電連接第一電平信號線，源極分別電連接所述第二電晶體的漏極和所述第四電晶體的柵極；
[0006]所述第二電晶體的柵極電連接第一時鐘信號線，源極電連接第二電平信號線；
[0007]所述第三電晶體的柵極電連接所述第一時鐘信號線，源極電連接輸入端，漏極通過所述第二電容電連接所述輸出端；
[0008]所述第四電晶體的漏極電連接所述第一電平信號線，源極電連接所述輸出端，柵極通過所述第一電容電連接所述第一電平信號線；
[0009]所述第五電晶體的漏極電連接所述輸出端，源極電連接第二時鐘信號線，柵極通過所述分壓元件電連接於所述第三電晶體的漏極。
[0010]第二方面，本發明實施例還提供一種柵極驅動電路，包括:n級逐級串聯的第一方面的移位寄存器，其中，η為正整數；
[0011]第I級移位寄存器的輸入端接收起始信號，第m級移位寄存器的輸入端電連接所述第m-Ι級移位寄存器的輸出端，其中，m為大於等於2且小於等於η的正整數。
[0012]第三方面，本發明實施例還提供一種TFT陣列基板，包括如上所述第二方面的柵極驅動電路。
[0013]第四方面，本發明實施例還提供一種顯示面板，包括如上所述第三方面的TFT陣列基板。
[0014]第五方面，本發明實施例還提供一種顯示裝置，包括如上所述第四方面的顯示面板。
[0015]本發明實施例提供的移位寄存器、柵極驅動電路、TFT陣列基板、顯示面板以及顯示裝置中，第五電晶體的柵極通過所述分壓元件電連接於所述第三電晶體的漏極。本發明實施例至少達到以下的效果之一:本發明的移位寄存器可以防止由漏電流造成的輸出信號的波形失真，從而提高顯示裝置的顯示質量，減少光罩掩膜板的數量，減小工藝能力對良率的影響，從而提高產能，降低成本。
【專利附圖】
【附圖說明】
[0016]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特徵、目的和優點將會變得更明顯:
[0017]圖1是現有技術的移位寄存器的內部結構示意圖；
[0018]圖2是圖1中的移位寄存器當第一電平信號的電平值為5伏且第二電平信號的電平值為-5伏時，輸出端OUT的輸出信號的波形圖；
[0019]圖3是圖1中的移位寄存器當第一電平信號的電平值為10伏且第二電平信號的電平值為-5伏時，輸出端OUT的輸出信號的波形圖；
[0020]圖4是本發明實施例一的一種移位寄存器的內部結構示意圖；
[0021]圖5是關於圖4中的移位寄存器的各個信號的波形圖；
[0022]圖6是圖4中的移位寄存器當第一電平信號的電平值為10伏且第二電平信號的電平值為-5伏時，輸出端OUT的輸出信號的波形圖；
[0023]圖7是本發明實施例二的一種柵極驅動電路的結構框圖；
[0024]圖8a是本發明實施例三的單邊驅動的TFT陣列基板的結構示意圖；
[0025]圖8b是本發明實 施例三的雙邊驅動的TFT陣列基板的結構示意圖。
【具體實施方式】
[0026]下面結合附圖和實施例對本發明作進一步的詳細說明。可以理解的是，此處所描述的具體實施例僅僅用於解釋本發明，而非對本發明的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與本發明相關的部分而非全部內容。
[0027]顯示裝置工作時，位於顯示裝置中的柵極驅動電路要進行掃描動作，以逐一地控制TFT陣列基板內的每一條掃描線，使得數據信號能夠傳輸到TFT陣列基板內的每一個顯示單元。這樣的掃描動作是由柵極驅動電路中的移位寄存器來完成的。
[0028]圖1是現有技術的移位寄存器的內部結構示意圖。參見圖1，移位寄存器包括--第一 PMOS管Pl的柵極電連接輸出端0UT，漏極電連接第一電平信號線VGl，源極分別電連接第二 PMOS管P2的漏極和第四PMOS管P4的柵極；第二 PMOS管P2的柵極電連接第一時鐘信號線CK1，源極電連接第二電平信號線VG2 ;第三PMOS管P3的柵極電連接第一時鐘信號線CKl,源極電連接輸入端IN，漏極通過第二電容C2電連接輸出端OUT ;第四PMOS管P4的漏極電連接第一電平信號線VGl，源極電連接輸出端0UT，柵極通過第一電容Cl電連接第一電平信號線VGl ;第五PMOS管P5的漏極電連接輸出端0UT，源極電連接第二時鐘信號線CK2，柵極電連接於第三PMOS管P3的漏極。其中，第一電平信號線VGl輸出第一電平信號，第一電平信號為恆定的高電平信號，其電平值為5V至20V ;第二電平信號線VG2輸出第二電平信號，第二電平信號為恆定的低電平信號，其電平值為-20V至-5V。
[0029]圖2是圖1中的移位寄存器當第一電平信號的電平值為5伏且第二電平信號的電平值為-5伏時，輸出端OUT的輸出信號的波形圖。如圖2所示，研究人員發現，當驅動信號的電平值(即第一電平信號的電平值與第二電平信號的電平值之差的絕對值)為10伏時，得到的輸出信號的波形比較正常。但是，研究人員做了進一步研究並增加了驅動信號的電平值。圖3是圖1中的移位寄存器當第一電平信號的電平值為10伏且第二電平信號的電平值為-5伏時，輸出端OUT的輸出信號的波形圖。比較圖3與圖2的波形圖，研究人員進一步發現，當第一電平信號的電平值為10伏且第二電平信號的電平值為-5伏時，即當驅動信號的電平值增加到15伏時，由於漏電流也隨之增加，從而使輸出端OUT得到的輸出信號的波形出現失真(參見圖3中a)。
[0030]綜上，研究人員經研究進一步發現，如果把圖1中第五PMOS管P5的柵極通過導線電連接至第三PMOS管P3的漏極改為:第五PMOS管P5的柵極通過分壓元件電連接至第三PMOS管P3的漏極，則可以防止漏電流造成移位寄存器的輸出信號的波形失真，從而提高顯示質量。其中，分壓元件可以為至少一個電晶體(下面為描述方便，本發明實施例僅以一個電晶體為例來說明，但本發明實施例對電晶體的數量不做限制，只需滿足至少一個電晶體，且該些至少一個電晶體都被施加控制信號而導通即可)，亦即:該電晶體的源極或者漏極與第五PMOS管P5的柵極電連接，漏極或者源極與第三PMOS管P3的漏極電連接，並且柵極被施加一控制信號，且該控制信號控制電晶體導通；或者，分壓元件還可以為導通的二極體，二極體可以由柵極與源極(或者漏極)短接的三極體形成。相關的具體描述如下。
[0031]實施例一
[0032]本發明實施例一提供一種移位寄存器。圖4是本發明實施例一的一種移位寄存器的內部結構示意圖。如圖4所示，移位寄存器包括:第一電晶體Ml、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5、分壓兀件(未圖不)、第一電容Cl和第二電容C2,其中，第五電晶體M5的柵極通過分壓元件電連接於所述第三電晶體M3的漏極；進一步的，分壓元件為第六電晶體M6;
[0033]具體的，第一電晶體Ml的柵極電連接輸出端0UT，漏極電連接第一電平信號線VG1，源極分別電連接第二電晶體M2的漏極和第四電晶體M4的柵極；第二電晶體M2的柵極電連接第一時鐘信號線CKl，源極電連接第二電平信號線VG2 ;第三電晶體M3的柵極電連接第一時鐘信號線CK1，源極電連接輸入端IN，漏極通過第二電容C2電連接輸出端OUT ;第四電晶體M4的漏極電連接第一電平信號線VG1，源極電連接輸出端0UT，柵極通過第一電容Cl電連接第一電平信號線VGl ;第五電晶體M5的漏極電連接輸出端0UT，源極電連接第二時鐘信號線CK2 ;第六電晶體M6的柵極被施加一第三電平信號VGP，漏極電連接第三電晶體M3的漏極，源極電連接第五電晶體M5的柵極。
[0034]需要說明的是，移位寄存器的輸入端IN用來接收起始信號，起始信號為脈衝信號，起始信號的高電平值為5伏到15伏，起始信號的低電平值為-15伏到-5伏；移位寄存器的輸出端OUT可以與掃描線連接，用於為相應的掃描線提供驅動信號(也可稱為觸發信號)。
[0035]具體的，第一電容Cl的電容值可以為0.11皮法，第二電容C2的電容值可以為
0.12皮法。此外，為了便於分析移位寄存器的工作原理，定義了第五電晶體M5的柵極處為第一節點NI。
[0036]可選地，第一時鐘信號線CKl輸出第一時鐘信號，第二時鐘信號線CK2輸出第二時鐘信號，第一時鐘信號和第二時鐘信號均為脈衝信號。
[0037]進一步地，第一時鐘信號和第二時鐘信號互為反相信號。
[0038]進一步地，第一時鐘信號和第二時鐘信號的高電平值均為5伏到15伏，第一時鐘信號和第二時鐘信號的低電平值均為-15伏到-5伏。
[0039]可選地，第一電平信號線VGl輸出第一電平信號VGH，第二電平信號線VG2輸出第二電平信號VGL，第一電平信號VGH的電平值為5伏到20伏，第二電平信號VGL的電平值為-20伏到-5伏。
[0040]需要說明的是，在本實施例中，第一電平信號VGH和第二電平信號VGL均為恆定的電平信號，也就是說，當移位寄存器正常工作時，給定第一電平信號VGH —個高電平的電平值，給定第二電平信號VGL —個低電平的電平值，並且這兩個電平信號的電平值均保持不變(即恆定的)。
[0041]進一步地，參見圖4，第一電晶體Ml、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5均為PMOS管，且第六電晶體M6為PMOS管，此時，為了使第六電晶體M6導通，可以使第三電平信號VGP與第二電平信號VGL相同。如此，由於第五電晶體M5的柵極通過第六電晶體M6連接於第三電晶體M3的漏極，使得，當第三電晶體M3存在漏電流時，該漏電流通過第六電晶體M6而被第六電晶體M6分壓，從而使得流到節點NI的電流(即施加在節點NI的電壓變小)，如此可以防止漏電流造成移位寄存器的輸出信號的波形失真，從而提高了顯示效果，並且，由於此時，移位寄存器中的電晶體全部採用PMOS管，如此，在製作過程中，可以減少光罩掩膜板的數量，減小工藝能力對良率的影響，從而提高產能，提高良率，降低成本。
[0042]可選地，第六電晶體M6也可以為NMOS管，此時，為了使第六電晶體M6導通，可以使第三電平信號VGP與第一電平信號VGH相同。同理，由於第五電晶體M5的柵極通過第六電晶體M6連接於第三電晶體M3的漏極，使得，當第三電晶體M3存在漏電流時，該漏電流通過第六電晶體M6而被第六電晶體M6分壓，可以防止漏電流造成移位寄存器的輸出信號的波形失真，從而提高了顯示效果。除此之外，在本實施例中，對於第六電晶體M6採用NMOS管或者PMOS管，相應的移位寄存器的工作原理相似，而且能夠產生相同的技術效果。下面就以所有的電晶體都為PMOS管的移位寄存器(即圖4所示)為例來進一步說明其工作原理，但是本實施例僅以第六電晶體M6採用PMOS管為舉例，而非限制。
[0043]圖5是關於圖4中的移位寄存器的各個信號的波形圖。如圖5所示，CKVl代表第一時鐘信號線CKl輸出的第一時鐘信號；CKV2代表第二時鐘信號線CK2輸出的第二時鐘信號；STV代表輸入端IN接收的起始信號；SN1代表第一節點NI的電平信號；S0UT代表輸出端OUT的輸出信號。
[0044]如圖4和圖5所示，在圖5中的各個信號施加到移位寄存器的同時，第一電平信號VGH通過第一電平信號線VGl向移位寄存器施加恆定的高電平信號，第二電平信號VGL通過第二電平信號線VG2向移位寄存器施加恆定的低電平信號,第三電平信號VGP向第六電晶體M6的柵極施加與第二電平信號VGL相同的信號。
[0045]參見圖4和圖5,在Tl時間段內，第一時鐘信號CKVl為低電平,並施加到第二電晶體M2和第三電晶體M3的柵極，使第二電晶體M2和第三電晶體M3導通，此時，第三電平信號VGP的低電平使第六電晶體M6導通，起始信號STV的低電平依次通過第三電晶體M3和第六電晶體M6施加到第五電晶體M5的柵極，使第五電晶體M5導通，第二時鐘信號CKV2的高電平通過第五電晶體M5傳輸至輸出端OUT ;第二電平信號VGL (即恆定的低電平信號)通過第二電晶體M2施加到第四電晶體M4的柵極，使第四電晶體M4導通，並將第四電晶體M4的柵極處的電位儲存在第一電容Cl中，且此時第四電晶體M4的柵極處的電位為低電平，第一電平信號VGH (即恆定的高電平信號)通過第四電晶體M4傳輸至輸出端OUT，因此，移位寄存器的輸出端OUT的輸出信號SOUT為第二時鐘信號CKV2的高電平部分和第一電平信號VGH的疊加，亦即移位寄存器的輸出端OUT的輸出信號SOUT為高電平，此時，第一節點NI的電平信號SNl的電位處於電平C，即介於高電平b和低電平d之間，並將第一節點NI的電位儲存在第二電容C2中。
[0046]在T2時間段內，第一時鐘信號CKVl為高電平，控制第二電晶體M2和第三電晶體M3關閉，由於第一電容Cl在Tl時間段內儲存的第四電晶體M4的柵極處的電位可以使第四電晶體M4繼續導通，第一電平信號VGH的高電平繼續通過第四電晶體M4傳輸至輸出端OUT ;由於第三電平信號VGP的低電平使得第六電晶體M6繼續導通，第二電容C2在Tl時間段內儲存的第一節點NI的電位使得第五電晶體M5繼續導通，第二時鐘信號CKV2的高電平繼續通過第五電晶體M5傳輸至輸出端0UT，因此，在T2時間段內，輸出端OUT的輸出信號SOUT和第一節點NI的電平信號SNl的波形與Tl時間段內相同，即輸出信號SOUT為高電平，第一節點NI的電平信號SNl的電位依然處於電平c即介於高電平b和低電平d之間，並且在T2時間段內儲存在第一電容Cl中的第四電晶體M4的柵極處的電位和儲存在第二電容C2中的第一節點NI的電位沒有變化。
[0047]在T3時間段內，第一時鐘信號CKVl為高電平，控制第二電晶體M2和第三電晶體M3關閉，由於第三電平信號VGP的低電平使得第六電晶體M6繼續導通，第二電容C2在T2時間段內儲存的第一節點NI的電位使得第五電晶體M5繼續導通，第二時鐘信號CKV2的低電平通過第五電晶體M5施加到第一電晶體Ml的柵極，使得第一電晶體Ml導通，第一電平信號VGH的高電平通過第一電晶體Ml施加到第四電晶體M4的柵極，而控制第四電晶體M4關閉，同時清除存儲在第一電容Cl中的第四電晶體M4的柵極處的電位，因此，此時輸出端OUT的輸出信號SOUT僅為第二時鐘信號CKV2，即為低電平，此時，第一節點NI的電位由原來的電平c被進一步拉低至電平d，也依然處於低電平的水平，並把在T3時間段內第一節點NI的電位儲存在第二電容C2中。
[0048]在T4時間段內，第一時鐘信號CKVl為高電平，控制第二電晶體M2和第三電晶體M3關閉，由於在T3時間段內，儲存在第一電容Cl中的T2時間段內的第四電晶體M4的柵極處的電位被清除(即低電位被清除)，因此，第四電晶體M4也關閉；由於第三電平信號VGP的低電平使得第六電晶體M6繼續導通，第二電容C2在T3時間段內儲存的第一節點NI的電位使得第五電晶體M5繼續導通，第二時鐘信號CKV2的高電平通過第五電晶體M5傳輸至輸出端0UT，輸出端OUT的輸出信號SOUT變為高電平，此時，第一節點NI的電位被拉高，與Tl時間段內和T2時間段內的波形相同，第一節點NI的電位處於電平c即介於高電平b和低電平d之間，並將在T4時間段內第一節點NI的電位儲存在第二電容C2中。
[0049]通過圖5和上述描述可以得到，起始信號STV的低電平信號經過第一時鐘信號CKVl或第二時鐘信號CKV2的半個周期時長後才從輸出端OUT輸出低電平的輸出信號S0UT，也就是說，輸出端OUT的輸出信號SOUT比起始信號STV滯後了第一時鐘CKVl或者第二時鐘信號CKV2的半個周期時長，從而實現了移位的功能。
[0050]圖6是圖4中的移位寄存器當第一電平信號的電平值為10伏且第二電平信號的電平值為-5伏時，輸出端OUT的輸出信號的波形圖。與圖3相比，圖6所示的移位寄存器的輸出端OUT的輸出信號的波形正常，這表明本發明的移位寄存器可以防止由漏電流造成的輸出信號的波形失真。圖6是第六電晶體M6採用PMOS管所得到的結果，當第六電晶體M6採用NMOS管時，也會得到同樣的結果，在此不再贅述。
[0051]需要說明的是，本實施例中提及分壓元件為一個第六電晶體僅為舉例，而非限制，事實上，分壓元件還可以為多個第六電晶體，且該些多個第六電晶體都被施加第三電平信號而導通即可，本發明實施例對第六電晶體的數量不做限制，分壓元件只需滿足包括至少一個第六電晶體，且該些至少一個第六電晶體都被施加第三電平信號而導通即可；或者，分壓元件還可以為導通的二極體，二極體可以為等效二極體，通常等效二極體可以由柵極與源極(或漏極)短接的三極體形成。
[0052]實施例二
[0053]本發明實施例二提供一種柵極驅動電路，該柵極驅動電路包括η級逐級串聯的移位寄存器，且η為正整數。其中所述移位寄存器採用上述實施例一所述的移位寄存器。
[0054]圖7是本發明實施例二的一種柵極驅動電路的結構框圖。參見圖7，柵極驅動電路包括η級逐級串聯的移位寄存器(SRl-SRn)，其中，η為正整數；具體的，第I級移位寄存器SRl的輸入端INl接收起始信號，第10級移位寄存器SRlO的輸入端INlO電連接第9級移位寄存器SR9的輸出端0UT9，需要說明的是，本實施例中的第10級移位寄存器SRlO的輸入端INlO電連接第9級移位寄存器SR9的輸出端0UT9，此僅為舉例，而非限定，在實際工作中，只需滿足以下條件即可:第m級移位寄存器SRm的輸入端INm電連接所述第m_l級移位寄存器SR m-Ι的輸出端OUTm-1，其中，m為大於等於2且小於等於η的正整數。圖7中，OUTl代表第I級移位寄存器的輸出端，INn和OUTn分別代表第η級移位寄存器的輸入端和輸出端。本實施例中的各級移位寄存器採用上述實施例一所述的移位寄存器。
[0055]需要說明的是，第I級移位寄存器的輸入端INl接收的起始信號為脈衝信號，起始信號的高電平值為5伏到15伏，起始信號的低電平值為-15伏到-5伏。此外，上述每級移位寄存器的輸出端可以與相應行的掃描線連接，從而為相應行的掃描線提供驅動信號。
[0056]另外，可以根據需求對包含上述實施例一所述的移位寄存器的柵極驅動電路進行控制以實現正掃或者反掃，本實施例對此不做限制。
[0057]實施例三
[0058]本發明實施例三提供一種TFT陣列基板，該TFT陣列基板包括柵極驅動電路。其中，所述柵極驅動電路採用上述實施例二所述的柵極驅動電路。需要說明的是，TFT陣列基板中的TFT不限於A-Si (非晶娃)型、LTPS (Low Temperature Poly-silicon,低溫多晶娃)型或者氧化物型，優選地，TFT陣列基板中的TFT可以採用LTPS型，由於LTPS的材料特性，其電子導電率更聞，可以進一步提聞TFT陣列基板的性能，從而提聞顯不效果。
[0059]通過上述柵極驅動電路可以對TFT陣列基板上的掃描線實現單邊驅動，也可以實現雙邊驅動。圖8a是本發明實施例三的單邊驅動的TFT陣列基板的結構示意圖。參見圖8a, TFT陣列基板10包括按行排列的掃描線12和位於掃描線12 —端的柵極驅動電路11(圖8a中柵極驅動電路位於掃描線的左端，在其他實施方式中，柵極驅動電路也可以位於掃描線的右端)，每一行掃描線12與柵極驅動電路11中相應的移位寄存器的輸出端(圖中未示出)電連接，實現柵極驅動電路11為各行掃描線12提供驅動信號。上述驅動方式為單邊驅動。[0060]圖8b是本發明實施例三的雙邊驅動的TFT陣列基板的結構示意圖。參見圖8b，TFT陣列基板10包括按行排列的掃描線12和位於掃描線12兩端(圖中為左端和右端)的柵極驅動電路11，每一行掃描線12與兩端的柵極驅動電路11中相應的移位寄存器的輸出端(圖中未示出)電連接，實現兩端的柵極驅動電路11同時為相應行的掃描線12提供驅動信號。上述驅動方式為雙邊驅動。
[0061]實施例四
[0062]本發明實施例四提供一種顯示面板(未圖示)，該顯示面板包括TFT陣列基板。其中，所述TFT陣列基板採用上述實施例三所述的TFT陣列基板。通常，顯示面板還可以包括與TFT陣列基板相對設置的彩膜基板，顯示面板還可以包括液晶層，位於TFT陣列基板和彩膜基板之間。
[0063]實施例五
[0064]本發明實施例五提供一種顯示裝置(未圖示)，該顯示裝置包括顯示面板。其中，所述顯示面板採用上述實施例四所述的顯示面板。需要說明的是，本發明涉及的顯示裝置不限於 LCD(Liquid Crystal Display,液晶顯不器)、0LED(0rganic Light-Emitting Diode,有機發光二極體顯示)和電子紙等。
[0065]綜上，本發明實施例提供的移位寄存器、柵極驅動電路、TFT陣列基板、顯示面板以及顯示裝置中，第五電晶體的柵極通過分壓元件電連接於所述第三電晶體的漏極。本發明實施例至少達到以下的效果之一:本發明的移位寄存器可以防止由漏電流造成的輸出信號的波形失真，從而提高顯示裝置的顯示質量，減少光罩掩膜板的數量，減小工藝能力對良率的影響，從而提高產能，降低成本。
[0066]注意，上述僅為本發明的較佳實施例及所運用技術原理。本領域技術人員會理解，本發明不限於這裡所述的特定實施例，對本領域技術人員來說能夠進行各種明顯的變化、重新調整和替代而不會脫離本發明的保護範圍。因此，雖然通過以上實施例對本發明進行了較為詳細的說明，但是本發明不僅僅限於以上實施例，在不脫離本發明構思的情況下，還可以包括更多其他等效實施例，而本發明的範圍由所附的權利要求範圍決定。
【權利要求】
1.一種移位寄存器，包括:第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、分壓兀件、第一電容和第二電容； 所述第一電晶體的柵極電連接輸出端，漏極電連接第一電平信號線，源極分別電連接所述第二電晶體的漏極和所述第四電晶體的柵極； 所述第二電晶體的柵極電連接第一時鐘信號線，源極電連接第二電平信號線； 所述第三電晶體的柵極電連接所述第一時鐘信號線，源極電連接輸入端，漏極通過所述第二電容電連接所述輸出端； 所述第四電晶體的漏極電連接所述第一電平信號線，源極電連接所述輸出端，柵極通過所述第一電容電連接所述第一電平信號線； 所述第五電晶體的漏極電連接所述輸出端，源極電連接第二時鐘信號線，柵極通過所述分壓元件電連接於所述第三電晶體的漏極。
2.根據權利要求1所述的移位寄存器，其特徵在於，所述第一時鐘信號線輸出第一時鐘信號，所述第二時鐘信號線輸出第二時鐘信號，所述第一時鐘信號和第二時鐘信號均為脈衝信號。
3.根據權利要求2所述的移位寄存器，其特徵在於，所述第一時鐘信號和第二時鐘信號互為反相信號。
4.根據權利要求3所述的移位寄存器，其特徵在於，所述第一時鐘信號和第二時鐘信號的高電平值均為5伏到15伏，所述第一時鐘信號和第二時鐘信號的低電平值均為-15伏到-5伏。
5.根據權利要求1-4中任一項所述的移位寄存器，其特徵在於，所述第一電平信號線輸出第一電平信號，所述第二電平信號線輸出第二電平信號，所述第一電平信號的電平值為5伏到20伏，所述第二電平信號的電平值為-20伏到-5伏。
6.根據權利要求5所述的移位寄存器，其特徵在於，所述分壓元件為第六電晶體，所述第六電晶體的柵極被施加一第三電平信號，漏極電連接所述第三電晶體的漏極，源極電連接所述第五電晶體的柵極； 或者，所述分壓元件為導通的二極體。
7.根據權利要求6所述的移位寄存器，其特徵在於，所述第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體均為PMOS管，其中， 所述第六電晶體為PMOS管，所述第三電平信號與所述第二電平信號相同；或者，所述第六電晶體為NMOS管，所述第三電平信號與所述第一電平信號相同。
8.一種柵極驅動電路，包括η級逐級串聯的如權利要求1-7中任一項所述的移位寄存器，其中，η為正整數； 第I級移位寄存器的輸入端接收起始信號，第m級移位寄存器的輸入端電連接所述第m-Ι級移位寄存器的輸出端，其中，m為大於等於2且小於等於η的正整數。
9.一種TFT陣列基板，包括如權利要求8所述的柵極驅動電路。
10.一種顯示面板，包括如權利要求9所述的TFT陣列基板。
11.一種顯示裝置，包括如權利要求10所述的顯示面板。
【文檔編號】G11C19/28GK103928056SQ201410079598
【公開日】2014年7月16日 申請日期:2014年3月6日 優先權日:2014年3月6日
【發明者】周莉, 草彅英則, 夏軍 申請人:廈門天馬微電子有限公司, 天馬微電子股份有限公司