用於實現自對準分離柵快閃記憶體的頂部源線耦合的方法
2023-05-11 15:42:16 2
專利名稱：用於實現自對準分離柵快閃記憶體的頂部源線耦合的方法
技術領域：
本發明涉及半導體製造領域，更具體地說，本發明涉及一種用於實現自對準分離柵快閃記憶體的頂部源線耦合的方法。
背景技術：
快閃記憶體以其便捷，存儲密度高，可靠性好等優點成為非揮發性存儲器中研究的熱點。從二十世紀八十年代第一個快閃記憶體產品問世以來，隨著技術的發展和各類電子產品對存儲的需求，快閃記憶體被廣泛用於手機，筆記本，掌上電腦和U盤等移動和通訊設備中，快閃記憶體為一種非易變性存儲器，其運作原理是通過改變電晶體或存儲單元的臨界電壓來控制門極通道的開關以達到存儲數據的目的，使存儲在存儲器中的數據不會因電源中斷而消失，而快閃記憶體為電可擦除且可編程的只讀存儲器的一種特殊結構。如今快閃記憶體已經佔據了非揮發性半導體存儲器的大部分市場份額，成為發展最快的非揮發性半導體存儲器。 一般而言，快閃記憶體為分離柵結構或堆疊柵結構或兩種結構的組合。分離柵式快閃記憶體由於其特殊的結構，相比堆疊柵快閃記憶體在編程和擦除的時候都體現出其獨特的性能優勢，因此分離柵式結構由於具有高的編程效率，字線的結構可以避免「過擦除」等優點，應用尤為廣泛。自對準結構的分離柵快閃記憶體則在分離柵快閃記憶體的基礎上進一步優化了工藝，降低了成本，自
O.25微米以來該快閃記憶體在中低密度市場上佔有重要的位置。隨著子對準分離柵快閃記憶體單元關鍵尺寸的縮減，編程效率和編程串擾成為制約技術發展的主要因素。針對這些問題，頂部源線耦合是一種有效的方法，其通過在浮柵的上部引入額外的耦合氧化層和耦合多晶矽層，多晶矽層與源線連接在一起，在編程的時候，該多晶矽層從浮柵的上部提供額外的耦合電壓，以提高浮柵的電勢，也就是提高了浮柵和矽襯底之間的垂直電場，讓溝道熱電子更容易從襯底隧穿柵氧到達浮柵，這樣就提高了編程效率。在保證編程性能的前提下，該結構可以讓編程時源線的電壓適度的降低，這樣對非選中的單元降低了源漏之間的電壓，減少了溝道漏電流，相應地降低了編程串擾。圖I至圖5示意性地給出了根據現有技術的自對準分離柵結構快閃記憶體單元的涉及到本發明的製造過程，本發明環節之前和之後的製造過程與現有技術完全一致，故不列出。如圖I至圖5所示，根據現有技術的分離柵結構快閃記憶體單元的製造過程包括在襯底I上依次生長熱氧化層2、多晶矽浮柵層4和氮化矽硬掩模層，通過光刻和蝕刻去除中間部分的氮化矽層(留下第一氮化矽側壁31、第二氮化矽側壁32)，以形成凹槽並露出浮柵表面；通過各向同性的蝕刻呈弧形的多晶矽浮柵表面，如圖I所示。在圖I的基礎上沉積氧化層，通過各向異性的蝕刻形成自對準的初始隔離層側牆；即兩側的第一初始隔離層側牆51和第二初始隔離層側牆52，如圖2所示。在圖2的基礎上進行多晶矽蝕刻(具體地說，對多晶矽浮柵層4和熱氧化層2進行刻蝕)，露出中間將要形成源線部分的襯底，如圖3所示。在圖3的基礎上沉積氧化層2，通過各向異性的蝕刻形成自對準的源線隔離層側牆；即兩側的第一源線隔離層側牆61和第二源線隔離層側牆62。如圖4所示。
在圖4的基礎上沉積多晶矽層，通過化學機械研磨和回蝕刻形成源線7，如圖5所
/Jn ο但是，圖I至圖5所示的根據現有技術的分離柵結構快閃記憶體單元僅通過源線的結對浮柵耦合編程的高壓，很難在O. 13微米及以下技術節點保證器件性能。
發明內容
本發明所要解決的技術問題是提供一種能夠實現自對準分離柵結構快閃記憶體單元的頂部源線耦合的方法，該方法能夠維持耦合多晶矽層的高度，以確保其和源線的充分連接。為了實現上述技術目的，根據本發明，提供了一種用於自對準分離柵快閃記憶體的頂部源線耦合的方法，其包括在襯底上依次沉積氧化物層、多晶矽浮柵和氮化矽硬掩模層，對 氮化矽硬掩模進行光刻和刻蝕形成凹槽以露出浮柵表面；在對浮柵的各向同性刻蝕以形成弧形表面後，對在凹槽內的氮化矽硬掩模層側壁上分別形成第一初始氧化隔離物和第二初始氧化隔離物；在氮化矽硬掩模層的表面、第一初始氧化隔離物和第二初始氧化隔離物的表面以及凹槽底面上沉積耦合氧化物層；在耦合氧化物層上沉積第二多晶矽層；在第二多晶矽層上沉積附加氧化物層；對附加氧化物層進行各向異性刻蝕，從而在第二多晶矽層側分別形成第一附加氧化物側壁和第二附加氧化物側壁；對第二多晶矽層進行刻蝕，從而形成第一多晶矽側壁和第二多晶矽側壁。以該多晶矽側壁為掩模蝕刻暴露部分的多晶矽浮柵，以露出將要形成源線部分的襯底；沉積氧化物層，進行蝕刻以形成附加在多晶矽側壁的隔離層。沉積源線多晶矽層，例如通過對源線進行化學機械研磨和回蝕刻，以形成源線，該源線與多晶矽側壁相連。在根據本發明的用於分離柵快閃記憶體的頂部源線耦合的方法中，在第二多晶矽層上沉積附加氧化層是關鍵步驟，在後續的浮柵蝕刻和氧化層隔離層蝕刻中，由第二多晶矽層所形成的側壁都會被蝕刻，如果該側壁高度不夠，會影響與後面形成的源線的連接。該附加氧化層在各向異性蝕刻後，有部分氧化層附著在多晶矽側壁的側面，因為氧化層對多晶矽層的蝕刻選擇比很高，該氧化層對側面的多晶矽在蝕刻中起到很好的保護，蝕刻後形成側面垂直的、比較高的多晶矽側壁。如果沒有該附加氧化層，多晶矽側壁則會如傳統自對準工藝中形成的側壁一樣，呈弧形，並且高度較低，經過後續的工藝後，高度進一步下降，最終影響與源線的連接。
結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中圖I至圖5示意性地給出了根據現有技術的自對準分離柵結構快閃記憶體單元的涉及到本發明的製造過程，本發明環節之前和之後的製造過程與現有技術完全一致，故不列出。
圖6至圖13示意性地示出了根據本發明實施例的美進用於實現自對準分離柵快閃記憶體的頂部源線耦合的方法。本發明環節之前和之後的製造過程與現有技術完全一致，故不列出。需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。
具體實施例方式為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。圖6至圖13示意性地給出了根據本發明實施例的改進用於分離柵快閃記憶體的頂部源線耦合的方法。下面結合圖I和圖2以及圖6至圖11來描述根據本發明實施例的改進用於分離柵快閃記憶體的頂部源線耦合的方法。 如圖所示，根據本發明實施例的改進用於分離柵快閃記憶體的頂部源線耦合的方法包括在襯底I上依次生長熱氧化層2、多晶矽浮柵層4和氮化矽硬掩模層，通過光刻和蝕刻去除中間部分的氮化矽層(留下第一氮化矽側壁31、第二氮化矽側壁32)，以形成凹槽並露出浮柵表面；通過各向同性的蝕刻呈弧形的多晶矽浮柵表面，如圖I所示。在圖I的基礎上沉積氧化層，通過各向異性的蝕刻形成自對準的初始隔離層側牆；即兩側的第一初始隔離層側牆51和第二初始隔離層側牆52，如圖2所示。在第一氮化矽側壁31、第二氮化矽側壁32的表面、第一初始隔離層側牆51和第二初始隔離層側牆52的表面以及凹槽底面上沉積耦合氧化物層6，如圖6所示；在耦合氧化物層6上沉積第二多晶矽層70，如圖7所示；在第二多晶矽層70上沉積附加氧化物層10，如圖8所示；對附加氧化物層10進行各向異性刻蝕，從而在第二多晶矽層側分別形成第一附加氧化物側壁11和第二附加氧化物側壁12，如圖9所示；對第二多晶矽層70進行刻蝕，從而形成第一多晶矽側壁13和第二多晶矽側壁14，如圖10所示。以第一多晶娃側壁13和第二多晶娃側壁14為掩模蝕刻暴露部分的多晶娃浮柵，以露出將要形成源線部分的襯底，如圖11所示；沉積氧化物層，並對氧化物層進行蝕刻以形成附加在多晶矽側壁的隔離層，即第一附加隔離層側牆15和第二隔離層側牆16，如圖12所示。沉積源線多晶矽層，並對源線多晶矽層進行化學機械研磨和回蝕刻以形成源線7，該源線7與多晶矽側壁(第一多晶矽側壁13和第二多晶矽側壁14)相連，如圖13所示。在根據本發明實施例的用於分離柵快閃記憶體的頂部源線耦合的方法中，在第二多晶矽層上沉積附加氧化層是關鍵步驟，在後續的浮柵蝕刻和氧化層隔離層蝕刻中，由第二多晶矽層所形成的側壁都會被蝕刻，如果該側壁高度不夠，會影響與後面形成的源線的連接。該附加氧化層在各向異性蝕刻後，有部分氧化層附著在多晶矽側壁的側面，因為氧化層對多晶矽層的蝕刻選擇比很高，該氧化層對側面的多晶矽在蝕刻中起到很好的保護，蝕刻後形成側面垂直的、比較高的多晶矽側壁。如果沒有該附加氧化層，多晶矽側壁則會如傳統自對準工藝中形成的側壁一樣，呈弧形，並且高度較低，經過後續的工藝後，高度進一步下降，最終影響與源線的連接。此外，需要說明的是，除非特別說明或者指出，否則說明書中的術語「第一」、「第二」、「第三」等描述僅僅用於區分說明書中的各個組件、元素、步驟等，而不是用於表示各個組件、元素、步驟之間的邏輯關係或者順序關係等。可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方 案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種用於實現自對準分離柵快閃記憶體的頂部源線耦合的方法，其特徵在於包括 在襯底上依次沉積氧化物層、多晶矽浮柵和氮化矽硬掩模層，對氮化矽硬掩模進行光刻和刻蝕形成凹槽以露出浮柵表面； 使得露出的浮柵表面形成弧形表面後，對在凹槽內的氮化矽硬掩模層側壁上分別形成第一初始氧化隔離物和第二初始氧化隔離物； 在氮化矽硬掩模層的表面、第一初始氧化隔離物和第二初始氧化隔離物的表面以及凹槽底面上沉積耦合氧化物層； 在耦合氧化物層上沉積第二多晶矽層； 在第二多晶矽層上沉積附加氧化物層； 對附加氧化物層進行各向異性刻蝕，從而在第二多晶矽層側分別形成第一附加氧化物側壁和第二附加氧化物側壁； 對第二多晶矽層進行刻蝕，從而形成第一多晶矽側壁和第二多晶矽側壁； 以該多晶矽側壁為掩模蝕刻暴露部分的多晶矽浮柵，以露出將要形成源線部分的襯底； 沉積氧化物層，進行蝕刻以形成附加在多晶矽側壁的隔離層。
沉積源線多晶矽層，並形成源線，該源線與多晶矽側壁相連。
2.根據權利要求I所述的用於實現自對準分離柵快閃記憶體的頂部源線耦合的方法，其特徵在於，通過對附加氧化物層進行各向異性刻蝕，從而在第二多晶矽層側分別形成第一附加氧化物側壁和第二附加氧化物側壁。
3.根據根據權利要求I或2所述的用於實現自對準分離柵快閃記憶體的頂部源線耦合的方法，其特徵在於，在第二多晶矽層側形成加氧化物側壁後進行各向異性多晶矽蝕刻，從而形成側邊垂直的多晶娃側壁。
全文摘要
一種用於實現自對準分離柵快閃記憶體的頂部源線耦合的方法包括在襯底上依次沉積氧化物層、多晶矽浮柵和氮化矽硬掩模層，對氮化矽硬掩模進行光刻和刻蝕形成凹槽以露出浮柵表面；在對浮柵的各向同性刻蝕以形成弧形表面後，對在凹槽內的氮化矽硬掩模層側壁上分別形成第一初始氧化隔離物和第二初始氧化隔離物；沉積耦合氧化物層；在耦合氧化物層上沉積第二多晶矽層；在第二多晶矽層上沉積附加氧化物層；對附加氧化物層進行各向異性刻蝕，從而在第二多晶矽層側分別形成第一附加氧化物側壁和第二附加氧化物側壁；對第二多晶矽層進行刻蝕，從而形成第一多晶矽側壁和第二多晶矽側壁。
文檔編號H01L21/8247GK102969281SQ20121050767
公開日2013年3月13日 申請日期2012年11月30日 優先權日2012年11月30日
發明者張 雄, 張博 申請人:上海宏力半導體製造有限公司