多比特預取輸出數據通路的製作方法
2023-05-04 08:27:31
專利名稱：多比特預取輸出數據通路的製作方法
技術領域：
本發明一般地涉及集成電路，具體說涉及存儲器件中的數據通路。
背景技術：
半導體存儲器件如同步動態隨機訪問存儲器(SDRAM)器件廣泛應用於計算機和電子產品中。SDRAM器件一般具有用於存儲數據的大量存儲單元。為了讀取數據，執行存儲器讀操作。在讀操作期間，訪問存儲單元的數據並將其輸出到數據緩衝區以便處理。SDRAM的操作基於公用時鐘信號。
SDRAM器件有幾種類型。在一種類型中，在每個時鐘周期訪問存儲單元的數據並將其中的一比特數據輸出到數據緩衝區。在SDRAM的另一種類型中，在每個時鐘周期中訪問兩個數據比特並將其輸出到數據緩衝區；因此，這種類型的SDRAM器件通常稱之為兩倍數據率(DDR)SDRAM器件。
電子設備工程聯合委員會(JEDEC)目前已經提出了一種新型SDRAM器件，該國際組織制訂包括存儲器件的集成電路器件的標準。JEDEC建議的這種類型的SDRAM器件的規範草案通過引用結合到本說明書中。在所建議的SDRAM器件或DDR II型SDRAM器件中，在讀周期內訪問存儲器件中的四個數據比特並將其輸出到數據緩衝區。因此，DDR II SDRAM器件輸出數據的速度高於傳統的DDR SDRAM器件。
操作DDR II SDRAM器件的難題之一是，要這樣實現這種器件，使得存儲單元的四個數據比特正確輸出到數據緩衝區。在DDR IISDRAM器件中，由於每次訪問一個兩比特數據組，所以，在一個時鐘周期中可以把一個組的兩比特輸出到數據緩衝區中。在下一個時鐘周期中，下一個兩比特組也可以採用同前面一組相同的方式輸出到數據緩衝區。因此，在每兩個時鐘周期中，有四個比特輸出到數據緩衝區；這四個比特來自兩個不同的組。在DDR II SDRAM器件中，一次訪問一個四比特組並在兩個時鐘周期內將其輸出到數據緩衝區，這兩個時鐘周期中每個時鐘周期內分別輸出兩個比特。但是，不像DDR SDRAM，由於四個比特來自同一組，故DDR II SDRAM器件必須區分在兩個時鐘周期中的哪一個時鐘周期輸出這四個比特中的哪兩個比特。此外，必須確定正確的比特順序以便這四個比特中的每個比特按照正確順序輸出到數據緩衝區。
故需要在DDR II SDRAM中實現在讀操作期間，將數據從存儲單元正確地輸出到數據緩衝區。
發明概述本發明是一種DDR II SDRAM器件，它具有在存儲器件的存儲單元和數據緩衝區之間實現數據傳送的輸出電路。
在一個方面，所述存儲器件包括多個輸入節點，用於並行接收存儲單元的M個數據比特構成的數據比特組。N個輸出通路連接在輸入節點和數據緩衝區之間，其中，M和N大於2。各輸出通路分別傳送M個數據比特構成的數據比特組中的不同比特。通過激活多個定時信號，將M個數據比特串行傳送給數據緩衝區。定時信號由第一和第二使能信號激活。這兩個使能信號不同步。
在另一方面，本發明還提供一種傳送數據的方法。所述方法包括並行讀取M個數據比特到多條輸出通路，其中M大於2。所述方法還包括將所述M個數據比特從所述輸出通路傳送到輸出選擇器。每條輸出通路傳送不同的數據比特。所述方法還包括激活第一和第二使能信號以及多個定時信號。這些定時信是根據所述使能信號順序激活的。所述方法還包括在這些定時信號的轉換之後將所述M個數據比特順序傳送給輸出級，並在兩個時鐘信號周期內將所述M個數據比特輸出到數據緩衝區。
附圖簡述
圖1是根據本發明一個實施例的存儲器件的框圖；圖2是各種延遲設置下存儲器操作期間圖1所示存儲器件的時序圖；圖3是圖1的輸出電路的框圖；圖4-7是圖3所示輸出電路在各種延遲設置下的工作時序圖；圖8A-D是圖3所示輸入選擇電路的原理圖；圖9是圖3的輸出電路的鎖存器的原理圖；圖10是圖3的輸出級的原理圖；圖11是圖1的輸出控制器的框圖；圖12是圖11的延遲輸入電路的原理圖；圖13是圖11的輸出定時使能電路的原理圖；圖14是圖11的輸出定時發生器的原理圖；圖15是圖11的傳播控制信號發生器的原理圖；圖16是圖12-13所示電路的操作的時序圖；圖17是圖14-15所示電路的操作的時序圖；圖18是根據本發明一個實施例的系統的框圖。
本發明的詳細說明以下的詳細說明涉及構成本說明書一部分的附圖，並通過圖解說明可實施本發明的具體實施例。對這些實施例作了足夠詳細的說明，以使本領域的技術人員能夠實施本發明，還應理解，可以利用其它實施例，並且可以進行邏輯的、機械的和電氣的變化而不會背離本發明的精神和範圍。因此不應從限制意義上理解以下詳細說明，本發明的範圍僅由所述權利要求書來加以限定。
圖1是根據本發明一個實施例的存儲器件100的簡化框圖。在一個實施例中，存儲器件100包括主存儲器102。主存儲器102一般包括動態隨機訪問存儲(DRAM)器件，它包括一個或多個存儲體，用存儲體1-N表示。存儲體1-N中每個存儲體包括多個按照行和列的形式排列的存儲單元。行解碼器104和列解碼器106響應地址總線或地址線110 0-X上提供的地址而訪問各存儲單元。地址線1101-X接收多個地址信號A0-A2。多個輸入電路110 0-N和多個輸出電路112 0-N連接到數據總線即數據線114 0-N，以便與主存儲器102進行雙向數據通信。數據線114 0-N中每條數據線提供多個數據信號或多個數據比特D0-DN。輸出控制器117控制從主存儲器102到數據緩衝區114 0-N的數據輸出的定時。存儲器控制器116響應通過控制線118提供的控制信號而控制存儲器100。控制信號包括但不限於外時鐘信號(CLK)、片選(CS*)、行訪問脈衝(RAS*)、列訪問脈衝(CAS*)和寫使能(WE*)。存儲器件100還包括模式寄存器119，可以對其編程以存儲存儲器件100的操作所用的各種設置。
本領域的技術人員應理解，圖1所示的存儲器件可以包括額外的電路和控制信號，並且圖1所示的存儲器件已經簡化以有助於將重點集中到本發明上。應理解，以上對DRAM的說明旨在提供對存儲器的一般性的理解，而不是對DRAM器件所有特徵和要素的完整說明。
在此整個說明書中，諸如數據、比特、數據比特之類的比特可以互換用於描述同一主題，即從主存儲器102讀出或寫入其中的信息或信號。而且，術語線或節點也可互換使用；它們的含義相同。
圖2是在各種延遲設置下存儲器操作期間圖1所示電路的時序圖。在圖2中，CLK表示通過圖1所示控制線118之一加到存儲器件100的外時鐘信號。在一個實施例中，存儲器件100可以用頻率範圍在66MHZ到300MHZ之間的CLK信號來操作。COMMAND(指令)表示加到存儲器件100上用於執行某些存儲器件操作如讀操作的指令。OUTPUT DATA(輸出數據)2100-3表示在圖1所示線114 0-N之一上提供的輸出數據。OUTPUT DATA 210 0-3中每個數據表示在不同延遲設置下的輸出數據。延遲設置通過對圖1所示模式寄存器119編程來實現。當讀指令發出之後第一數據比特在數據線114 0-N之一上可用時，不同的延遲設置提供不同的定時。例如，如果延遲設為2，則READ(讀)指令發出後隔兩個時鐘周期後，第一數據比特D1可用。在圖2中，READ指令出現在T0時刻，則OUTPUT DATA 210-0的第一數據比特D1在T2時刻可用，T2在READ指令發出後隔兩個時鐘周期處。類似地，OUTPUT DATA指示如果延遲設置為3、4或5，則第一數據比特在T3、T4或T5時刻可用，這三個時刻分別在READ指令出現之後隔3個時鐘周期、4個時鐘周期或5個時鐘周期處。延遲設置的選擇取決於存儲器件100外部的變量。
圖1所示的存儲器件100可用在讀操作的每個讀突發中輸出4個數據比特的序列。在讀操作中，存儲器控制器116檢查例如信號RAS*、CAS*和WE*指令的組合信號。如果對讀操作而言該組合信號有效，則發出讀指令。例如，在圖2中時刻T0處，在讀操作的指令組合有效後，就發出READ指令。讀取主存儲器102(見圖1)中的4個數據比特並將其輸出到輸出電路112 0-N之一。讀取主存儲器102中的4個數據比特可以採用任何常規讀方法完成。在4個數據比特被讀到輸出電路112 0-N之一後，將這些比特串行輸出到數據線114 0-N之一。這4個數據比特輸出到線114 0-N的定時由輸出控制器117根據延遲設置來控制。如圖2所示，OUTPUT DATA 210 0-3中每個輸出數據的4個數據比特D0-D3基於不同的延遲設置在讀指令出現之後隔不同的時鐘周期輸出。輸出電路112 0-N和輸出控制器117及其操作在隨後附圖中予以更詳細的說明。
圖3是圖1所示輸出電路112 0-N之一的框圖。圖3顯示輸出電路112-0。其它輸出電路的結構與圖3所示輸出電路112-0的相同。輸出電路112-0具有多條輸出通路310 0-3。輸出選擇器350通過線或節點342 0-3連接到輸出通路310 0-3。輸出級360通過線356連接到輸出選擇器350。輸出級360連接到線114-0以提供多個數據比特D0-DN。
輸出通路310 0-3包括多個輸入選擇器320 0-3。多個第一鎖存器330 0-3通過線322 0-3連接到輸入選擇器320 0-3。多個第二鎖存器340 0-3通過線332 0-3分別連接到第一鎖存器330 0-3並且通過線342 0-3分別連接到輸出選擇器350。輸出通路310 0-3的構造彼此相同，因此，輸出通路310 0-3中每一個均具有相同元件。例如，輸出通路310-0具有輸入選擇器320-0，它通過線322-0連接到第一鎖存器330-0。第二鎖存器340-0通過線332-0連接到第一鎖存器330-0並且通過線342-0連接到輸出選擇器350。其它輸出通路310 1-3與輸出通路310-0的配置相同。
輸入選擇器320 0-3中每一個選擇器連接到多個輸入節點326以接收多個數據信號即數據比特D0-D3。這些數據比特是補碼數據。換句話說，這些數據比特中每一個數據比特均是主存儲器102的真實數據比特的逆。在節點326處並行接收數據比特D0-D3。換句話說，比特D0-D3在同一時刻從主存儲器102到達節點326。輸入選擇器3200-3中每一個輸入選擇器還連接到多條選擇線328以接收多個選擇信號CA0-CA3。第一鎖存器330 0-3中每一個鎖存器均連接到控制線334。第二鎖存器340 0-3中每一個鎖存器均連接到控制線344。控制線334和344接收多個傳播控制信號Q0-Q2。所有第一鎖存器的控制線334接收信號Q2。第二鎖存器340 0-1的控制線344接收信號Q0。第二鎖存器340 2-3的控制線344接收信號Q1。
輸出選擇器350包括多個多路復用器352 0-3。多路復用器352 0-3中每一個多路復用器的輸入端連接到節點342 0-3之一，而其輸出端通過線356連接到輸出級360。多路復用器352 0-3還連接到多條控制線354以接收多個定時信號DLL 0-3。
在圖3中，輸入選擇器320 0-3中每一個選擇器通過線326選擇上4個數據比特D0-D3之一併將所選比特傳送給相應線322 0-3之一。從比特D0-D3中選擇一個數據比特是基於通過線110 0-X(見圖1)接收的兩個地址信號或地址比特。通過線110-X接收的地址比特分別是A0、A1、A3、...，AX。比特A1和A0的邏輯值(邏輯1或邏輯0)通過輸入選擇器3200-3確定對數據比特的選擇。如果A1和A0的邏輯值為0和0(二進位00)，則通過輸入選擇器320 0-3選出的數據比特分別是D0、D1、D2和D3。換句話說，如果A1A0的組合是00，則輸入選擇器320-0選擇比特D0；輸入選擇器320-1選擇比特D1；輸入選擇器320-2選擇比特D2；以及輸入選擇器320-3選擇比特D3。如果A1A0的組合是01，則輸入選擇器3200-3選擇的數據的順序分別為D1、D2和D3、D0。如果A1A0的組合是10，則輸入選擇器320 0-3選擇的數據的順序分別為D2、D3、D0和D1。如果A1A0的組合是11，則輸入選擇器320 0-3選擇的數據的順序分別為D3、D0、D1和D2。例如，如果A1A0的組合是00，則在圖3中，則輸入選擇器320 0-3選擇到線322 0-3的4個不同的數據比特分別是D0、D1、D2和D3。
鎖存器330 0-3和340 0-3由信號QL0-QL2控制。當激活信號QL0-QL2時，鎖存器330 0-3或340 0-3將數據信號或數據比特從一個節點傳送給另一個節點。當激活信號QL2時，或者它從低信號電平(低電平)轉換為高信號電平(高電平)時，第一鎖存器330 0-3將數據從節點322 0-3傳送給節點332 0-3。當激活信號QL0時，第二鎖存器340 0-1將數據從節點332 0-1傳送給節點342 0-1。當激活信號QL1時，第二鎖存器340 2-3將數據從節點332 2-3傳送給節點342 2-3。在以上示例中，在QL0-QL3被激活後，比特D0-D3從線322 0-3傳送到節點332 0-3並最終到達節點342 0-3。
輸出選擇器350對節點342 0-3上的數據比特進行選擇並將其順序傳送給輸出級。順序激活定時信號DLL0-DLL3以便將節點342 0-3上的數據比特經由線356傳送給輸出級360。因此，輸出選擇器350將數據比特順序傳送給輸出級360。傳送給輸出級360的序列中的第一數據比特是輸出通路310-0的線342-0上的數據比特。傳送給輸出級360的第二數據比特是輸出通路310-2的線342-0上的數據比特。以這種模式，第三和第四比特分別從線342-2和342-3傳送給輸出級360。在以上示例中，傳送給輸出級360的第一比特是D0。傳送給輸出級360的第二比特、第三比特和第四比特分別是D1、D2和D3。
輸出級360通過線356接收數據比特並將其串行輸出到線114-0。利用以上示例，線114-0上的輸出數據比特分別是D0、D1、D2和D3。輸出級360通過線114-0輸出原碼形式的數據比特D0-D3。換句話說，線114-0上的輸出數據的電位與線326上數據的相反。本示例中所用數據比特的順序為D0、D1、D2和D3。但是，正如上述，根據地址比特A1和A0的邏輯值，數據比特的順序可以是任何順序。例如，如果線3420-3上的數據分別是D1、D2、D3和D0，則以相同順序將這些數據傳送給輸出級360。在這種情況下，輸出級360還將這些輸出數據比特以同樣的順序輸出到線114-0，即D1、D2、D3和D0。總之，如果地址比特A1A0的組合是00，則線114-0上數據的輸出順序分別為D0、D1、D2，和D3。如果A1A0為01，則輸出數據為D1、D2、D3和D0。如果A1A0為10，則輸出數據為D2、D3、D0和D1。如果A1A0為11則輸出數據為D3、D0、D1和D2。
圖4是延遲設置為2時圖3所示輸出電路112-0的操作的時序圖。在圖4中，CA信號表示通過線328接收的CA0-CA3信號之一。QL0、QL1和QL2信號表示在圖3中第一鎖存器330和第二鎖存器340處接收的相同信號。DLL0、DLL1、DLL2和DLL3表示通過輸出選擇器350的線354接收的相同信號。輸出數據D0、D1、D2和D3表示通過線114-0輸出的數據D0-D3。
這裡結合圖4描述圖3所示電路的操作。參照圖4，READ指令在時刻T0發出。從存儲單元102(圖1)讀取4個數據比特。4個數據比特順序傳送到圖3輸出電路112-0的數據通路3100-3。數據通路3100-3的輸入選擇器3200-3通過線326接收這4個數據比特D0-D3。在線326上，這4個數據比特以其補碼形式表示。在圖4中的TA時刻，信號CA切換為高電平，這允許輸入選擇器320 0-3中每一個選擇器通過線326從4個比特D0-D3中選擇一個數據比特。所選數據比特被傳送到線3220-3。為了說明本發明，假定A1A0是00。因此，傳送給線322 0-3的這4個數據比特分別是D0、D1、D2和D3。換句話說，線322-0傳送比特D0；線322-1傳送比特D1；線322-2的傳送比特D2；以及線322-3傳送D3。
在延遲設置為2時，信號QL2總為高電平。如圖4所示，從READ指令開始到其後所有時鐘周期，QL2信號一直是高電平。因為QL2為高電平，故線322 0-3上的D0-D3通過鎖存器330 0-3傳送給節點332 0-3。在時刻TA，QL0信號切換為高電平。這允許比特D0和D1從節點332 0-1通過第二鎖存器340 0-1傳送給節點342 0-1。在時刻TB，QL1切換為高電平。這允許比特D2和D3從節點322 2-3通過第二鎖存器340 2-3傳送給節點342 2-3。
在輸出選擇器350，多路復用器352 0-3由定時信號DLL0-DLL3控制。順序激活DDL0-DLL3信號，使得節點342 0-3上的比特D0-D3可以根據延遲設置正確地輸出到線114-0上。因為延遲設置為2，故在讀指令發出後隔2個時鐘周期通過線114-0輸出第一數據比特。在這種情況下，所述第一數據比特在時刻T2出現。為了傳送節點342-0上的第一比特，激活DLL0信號。這允許比特D0從節點342-0傳送到節點356，然後再傳送到線114-0上。因為從節點342-0到節點114-0存在傳播延遲，故恰好在時刻T2前激活信號DLL0，以便當比特D0出現在線114-0上時，信號DLL0與信號CLK的上升沿在時刻T2處對齊。在圖4中，在時刻T2前激活DLL0或使其切換為高電平。這使比特D0(原碼形式)能夠在時刻T2與CLK信號的上升沿對齊。類似地，在時刻T3前激活DLL2(為高電平)以使比特D2在時刻T2與CLK信號的上升沿對齊。以相同方式，信號DLL1和DLL3分別在時刻T2.5和T3.5前被激活(為高電平)以便使比特D1和D3分別在時刻T2.5和T3.5與CLK信號的下降沿對齊。
圖5是圖3所示輸出電路112-0在延遲設置為3時的工作時序圖。在延遲設置為3時，在READ指令發出之後隔3個時鐘周期輸出數據的第一比特出現在線114-0上。在圖5中，D0在時刻T3出現，T3在時刻T0發出READ指令之後隔3個時鐘周期處。在延遲設置為3時，通過線326接收的數據比特D0-D3以與延遲設置為2時的相同方式輸出到線114-0上。延遲設置為2與延遲設置為3之間的差異在於信號CA、QL0、QL1和DLL0-DLL3的定時。因為延遲設置為3時輸出數據出現在線114-0上比延遲設置為2時輸出數據的出現遲一個時鐘周期，故信號CA幾乎要遲一個時鐘周期才被激活。在圖5中，CA信號在時刻TA被激活(為高電平)時，此TA比圖4所示TA遲幾乎一個時鐘周期。與延遲設置為2時的情況相同，QL2在整個讀周期期間保持高電平。但是，其它信號比圖5所示的要遲幾乎一個時鐘周期。
圖6是圖3所示輸出電路112-0在延遲設置為4時的工作時序圖。在延遲設置為4時，在READ指令發出之後隔4個時鐘周期輸出數據的第一比特出現在線114-0上。在圖6中，D0在時刻T4出現，T4在時刻T0發出READ指令之後隔4個時鐘周期處。在延遲設置為4時，通過線326接收的數據比特D0-D3以與延遲設置為2時的相同方式輸出到線114-0上。但是，這裡提供了不同的定時方案以確保還可以正確地輸出一個4比特組中的最後一比特和下一個4比特組的第一比特。因此，與延遲設置為2和3的情況不同，QL2信號並不總是高電平。
在圖6中，QL0和QL1的虛線部分表示來自前一個讀周期的信號。在600和601處的虛線信號表示QL0和QL1信號以前的轉換。在604和605處的信號表示當前讀周期中QL0和QL1信號的當前轉換。在602處的信號表示QL2信號的當前轉換。在圖3中，為確保當前讀周期的當前比特D0-D3不與之前讀周期中的在前比特D0-D3相混淆，節點332 0-3上的在前比特D0-D3必須在當前比特D0-D3到達節點332 0-3之前傳送到節點342 0-3。因此，QL2必須在QL0信號的轉換和QL1信號的轉換之間被激活。換句話說，QL2必須在前一讀周期中QL0的轉換之後和當前讀周期中QL0的轉換之前被激活。
如圖6所示，QL2在602進行轉換，即600處QL0的轉換之後和604處QL0的轉換之前。類似地，602處QL2也在601處QL1的轉換之後和605處QL1的轉換之前。因此，當QL2在602處進行轉換時，當前比特D0-D3通過線322 0-3傳送到節點332 0-3。到這時(602處)，以前的比特D0-D3已不遲於600處QL0的轉換和601處QL1的轉換傳送到節點342 0-3。因此，在延遲設置為4時通過正確地激活各信號QL0-QL3，輸出電路112-0可正確處理所有讀周期中的比特D0-D3。
圖7是圖3所示輸出電路112-0在延遲設置為5時的工作時序圖。在延遲設置為5時，在READ指令發出之後隔5個時鐘周期輸出數據的第一比特出現在線114-0上。在圖7中，D0在時刻T5出現，T5在時刻T0發出READ指令之後隔5個時鐘周期處。在延遲設置為5時，通過線326接收的數據比特D0-D3以與延遲設置為2時的相同方式輸出到線114-0上。延遲設置為5時輸出通路112-0的操作定時與延遲設置為4時類似。類似於圖6，圖7中的虛線信號表示來自前一個讀周期的信號。在圖7中，信號QL2在702處被激活也即轉換為高電平。該轉換在704和705處QL0和QL1的轉換之前以及700和701處QL0和QL1的轉換之後。到那時(702處)，以前的比特D0-D3已不遲於700處QL0的轉換和701處QL1的轉換傳送到節點342 0-3。因此，在延遲設置為5時通過正確地激活各信號QL0-QL3，輸出電路112-0就可正確地處理所有讀周期中的比特D0-D3。
圖8A-D是圖3所示輸入選擇器320 0-3的原理圖。圖8A-D所示輸入選擇器320 0-3中每一個輸入選擇器具有多個多路復用器8100-3。為簡單起見，不同輸入選擇器320 0-3之間的多路復用器的標號是相同的。在圖8A中，多路復用器810 0-3中每一個多路復用器具有連接到相應的輸入線326之一的輸入端，該輸入接收數據比特D0-D3之一。多路復用器810 0-3還具有多個連接到節點812的輸出端。存儲單元814具有在節點812處與多路復用器810 0-3的輸出端相連的第一存儲節點和與節點322 0-3之一相連的第二存儲節點。多路復用器810 0-3中每一個多路復用器由通過線328接收的信號CA0-CA3之一控制。
在圖8B-D中，輸入選擇器310 1-3的配置與圖8A所示輸入選擇器310-0的配置相同。但是，輸入選擇器310 1-3的輸入端分別按不同順序接收D0、D1、D2和D3。在圖8B中，輸入端326-0、326-1、326-2和326-3接收的D0-D3的順序分別是D1、D2、D3和D0。在圖8C中，輸入326-0、326-1、326-2和326-3接收的信號D0-D3的順序分別是D2、D3、D1和D0。在圖8D中，輸入326-0、326-1、326-2和326-3接收的信號D0-D3的順序分別是D3、D0、D1和D2。
圖8A-D所示輸入選擇器320 0-3的工作機制是相同的。當CA 0-3信號之一被激活時，由該已激活的CA信號控制的相應多路復用器將比特D0-D3之一從節點326傳送到節點812以及節點322 0-3之一。例如，在圖8A中，如果CA0被激活也即轉換為高電平，則多路復用器810-0將比特D0從節點326傳送到節點812和節點322-0。如果CA1被激活，則將比特D1傳送到節點322-0。類似地，如果CA2或CA3被激活，則將比特D2或D3傳送到節點322-0。
每次只有信號CA 0-3之一被激活。激活信號CA 0-3的順序取決於地址比特A1和A0的邏輯值。如果AA0是00，則激活CA0；如果A1A0為01，則激活CA1。如果A1A0為10，則激活CA2；以及如果A1A0為11，則激活CA3。這些順序與圖3所示數據比特D0-D3的選擇順序一致。例如，如果A1A0為10，則激活CA2。在圖8A中，由信號CA2控制的多路復用器810-2將D2傳送到節點322-0。比特D2是序列中的第一比特。在圖8B中，亦由信號CA2控制的多路復用器810-2將D3傳送到節點322-1。比特D3是序列中的第二比特。類似地，圖8C和8D中的多路復用器810-2將比特D0和D1分別傳送到節點322-2和322-3。因此，當A1A0為10時，則激活信號CA2，使輸入選擇器320 0-3選擇比特D2、D3、D1和D0。這與圖3所示輸入選擇器320 0-3的選擇一致。
圖9是圖3所示輸出通路310-0的第一鎖存器330-0的原理圖。鎖存器330-0具有多路復用器912，它通過線916連接到存儲單元914。多路復用器912包括與節點322-0相連的輸入端D和與節點916相連的輸出端。多路復用器912在其時鐘端或CLK端與線334相連以接收QL2信號。多路復用器912還連接到線915，線915又連接到反相器917的輸出端。反相器917還通過線334接收QL2信號並在線915上產生互補信號QL2*。存儲單元914具有與節點916相連的第一存儲節點Q和與線332-0相連的第二存儲節點Q*。圖9僅顯示了輸出通路310-0的第一鎖存器330-0，然而，其它輸出通路310 1-3的第一鎖存器330 1-3和第二鎖存器340 0-3均與圖9所示的鎖存器330-0相同。因此，圖3所示其它第一和第二鎖存器的工作機制與圖9所示鎖存器330-0的工作機制相同。
參照圖9，當信號QL2未被激活時，多路復用器912禁止(closed)，防止線322上的數據信或號通過多路復用器912。當信號QL2被激活時，多路復用器912工作(opened)，允許線322上的數據信或號通過多路復用器912傳送到線916和332-0。當信號從一種信號電平變換到另一種信號電平時信號被激活。在本示例中，當QL2從低信號電平轉換為(或切換為)高電平信號時信號被激活。因此，在圖9中，當QL2從低電平切換到高電平時，線322-0上的數據被傳送到線332-0上。類似地，在圖3中，當QL0和QL1被激活時，線332 0-3上的數據經鎖存器340 0-3傳送到線342 0-3上。
圖10是圖3所示輸出級360的原理圖。輸出級360包括連接到節點356的存儲單元1002以便從輸出選擇器350接收數據比特D0-D3。存儲單元1002還在節點1008處與「或非」門1004的第一輸入端和「與非」門1006的第一輸入端相連。「或非」門1004的第二輸入端在節點1010處與存儲單元1014相連。「與非」門的第二輸入端在節點1012處與存儲單元1014相連。「或非」門1004的輸出端通過反相器1016與P溝道電晶體1020的柵極相連。「與非」門1006的輸出端通過反相器1018與N溝道電晶體1022的柵極相連。電晶體1020還具有與電源相連的源極和與數據緩衝區114-0相連的漏級。電晶體1022還具有接地的漏級和與數據緩衝區114-0相連的源極。信號DLL0在節點1026處提供，節點1026與多路復用器1024相連。多路復用器1024具有用於接收節點1028處信號QED的輸入端和與節點1010相連的輸出端。
在工作時，存儲單元1002順序接收數據比特D0-D3，並將它們傳送到節點1008，節點1008是「或非」門1004和「與非」門1006的第一輸入端。在一定時刻，例如，在圖4中所示時刻TB，DLL0轉換為高電平。這使多路復用器1024將信號QED傳送到節點1010和1012。「或非」門1004和「與非」門1006確定節點1010和1012處QED信號與節點1008處信號的組合信號，以便要麼使電晶體1020導通要麼使電晶體1022導通。如果電晶體1020導通，則節點114-0被拉高到電源電平(高電平)。如果電晶體1022導通，則節點114-0被拉低到地電平(低電平)。節點114-0處的高電平或低電平表示數據D0-D3之一，它是從線326上接收的相應的補碼數據比特D0-D3之一的反相信號。
圖11是圖1所示輸出控制器117的框圖。輸出控制器117包括延遲輸入電路1110，該電路接收線1112-1115上的多個延遲信號LATE2-LATE5、線1116上的讀信號RDW和線1118上的延遲鎖定環時鐘信號。延遲輸入電路1110在線1120-1123上具有多個輸出端，用於提供多個信號QED、QSP2、QSP3，和QSP1*。輸出定時使能電路1130通過線1118和1123連接到輸入延遲電路1110以接收CLKDQ和QSP1*信號。輸出定時使能電路1130分別在線1132上和在線1334上產生第一使能信號CLKL和第二使能信號CLKH。輸出定時發生器1150通過線1132和1134連接到輸出定時使能電路1130以接收信號CLKL和CLKH。信號CLKL和CLKH使輸出定時發生器1150能夠在線1552-1155上產生定時信號DLL0-DLL3。DLL0-DLL3信號用於控制圖3所示輸出選擇器350。傳播控制信號發生器1170通過線1121-1123連接到延遲輸入電路1110和通過線1152-1155連接到輸出定時電路1150以接收信號QSP2、QSP3、QSP1*和DLL0-DLL3。傳播控制信號發生器1170在線1172-1174上產生QL0-QL2信號。QL0-QL2用於啟動圖3所示第一鎖存器3300-3和第二鎖存器3400-3。
在以下說明中，「觸發器」指本領域技術人員普遍理解的常用電子元件。以下說明中的觸發器是正邊沿觸發器。雖然這有益於閱讀本發明的公開，但本專業的任何普通技術人員可以容易地採用負邊沿觸發的觸發器或其它類型的類似元件來取得相同結果。此外，在以下說明中，「鎖存器」或「通過鎖存器(pass through latch)」亦指普通的電路元件。鎖存器用於將數據或信號從其輸入端傳送到輸出端。以下說明中所描述的鎖存器可以類似於圖9所示的鎖存器330-0。
圖12是圖11所示延遲輸入電路1110的原理圖。延遲輸入電路1110具有通過鎖存器(LAT)1210和多個觸發器(FF)1212-1214。鎖存器1210和觸發器1212-1214通過線1118接收信號CLKDQ。鎖存器1210和FF1212通過線1116接收信號RDW。多個多路復用器1216-1219接收線1112-1115上的LATE2-LATE5以便將RDW信號傳送給節點1230。觸發器1232具有通過反相器1235連接到節點1230的輸入端。觸發器1232的輸出端在節點1123與鎖存器1234的輸入端相連，節點1123提供信號QSP1*。鎖存器1234具有在節點1122與鎖存器1236的輸入端相連的輸出端，節點1122提供信號QSP2。節點1122還通過串聯的反相器1242和1244提供QED信號。鎖存器1236的輸出端通過反相器1240連接到節點1121以提供信號QSP3。觸發器1232、鎖存器1234和鎖存器1236的時鐘輸入端還接收信號CLKDQ。
RDW是當輸入信號CS*、RAS*和WE*的組合信號有效時由存儲器控制電路116產生的信號。LATE2-LATE5信號也是由控制電路116根據延遲產生的信號，所述延遲通過編程保存到存儲器件100中。CLKDQ信號由存儲器件100的延遲鎖定環提供。未顯示延遲鎖定環，是因為它是常規電路，可以是本領域許多已知類型的延遲鎖定環之一。
在圖12中，信號RDW通過鎖存器1210或觸發器1212-1214之一傳播從而產生了信號QSP1*、QSP2和QSP3。如果延遲設置為2，則RDW通過鎖存器1216傳送到節點1230。如果延遲設置為3或4或5，則RDW信號傳送到觸發器1212-1214中的一個觸發器或兩個觸發器或三個觸發器。信號LATE2-LATE5通過多路復用器1216-1219控制RDW信號到節點1230的傳送。
這裡結合圖16所示時序圖描述圖12所示延遲輸入電路1110的工作機制。為了說明本發明，假定通過對存儲器件100編程或設置使其延遲設置為4，因此，只有信號LATE4被激活。在這種情況下，數據的第一比特將在讀指令有效之後隔4個周期出現在數據緩衝區114-0。在圖16中，預期進行讀操作，CLKDQ和CLK信號分別在A和B處轉換為高電平。在時刻T0，讀指令READ(在C處)轉換為高電平，指示新的讀操作的開始。隨後，在D處，信號RDW切換為高電平。在圖12中，在信號RDW傳播通過觸發器1212和1213之後，LATE4信號啟動多路復用器1218以便將信號RDW傳送到圖12的節點1230。因為RDW信號為高電平，故節點1230處的信號也為高電平。在圖16中，節點1230在E處切換為高電平。節點1230處的高電平迫使反相器1235的輸出變為低電平。反相器1235輸出端處的信號也是觸發器1232輸入端處的信號。因為CLKDQ為高電平，故觸發器1232使其輸出信號在節點1123處為低電平，此信號代表QSP1*信號。在圖16中，QSP1*在F處切換為低電平。隨後，節點1123處的信號傳播通過鎖存器1234到達節點1122，然後再通過鎖存器1236到達節點1121。節點1122處的信號用信號QSP2表示而節點1121處的信號用信號QSP3表示。在圖16中，當節點1123處的信號QSP1*為低電平時，它使信號QSP2在G處切換為高電平以及使信號QSP3在H處切換為高電平。此外，節點1120處的信號QED還通過反相器1242和1244跟蹤信號QSP2。如圖11所示，信號QSP1*、QSP2和QSP3用作到其它電路的輸入信號。如圖10所示，信號QED用作用於輸出數據的選通脈衝信號。
圖13是圖11所示輸出定時使能電路1130的原理圖。輸出定時使能電路1130具有脈衝電路(PULSE)1315，它連接到線1123以接收信號QSP1*，從而在節點1317處產生鎖存器復位信號LRST。觸發器1320具有復位RS輸入端、時鐘CLK輸入端、數據輸入端D和互補輸出端Q和Q*。RS輸入端連接到節點1317以接收LRST信號。CLK輸入端在節點1312處與延遲電路1314相連以接收延遲版本的CLKDQ信號。輸入端D和輸出端Q*連接在一起。輸出端Q經由反相器1316和1318通過線1132提供信號CLKL。串聯的鎖存器1322和1324從線1312接收延遲版本的CLKDQ信號並在線1134上提供信號CLKH。節點1134經由包括反相器1332的反饋環連接到輸入端D。電晶體1328具有連接到延遲電路1330的門電路，以接收LRST信號的延遲版本。電晶體1328還具有接地的源極和與鎖存器1324的復位端RS相連的漏級。當LRST信號被激活(為高電平)時，就使電晶體1328導通並使鎖存器1324復位。當鎖存器1324復位時，它迫使信號CLKH節點1134為低電平。LRST信號還以同樣方式使鎖存器1320復位。當LRST信號被激活(為高電平)時，它迫使節點1132上的信號CLKL為低電平。
在圖13中，根據信號CLKDQ產生CLKH和CLKL信號。使能信號CLKL和CLKH用於激活信號DLL0-DLL3，信號DLL0-DLL3又使數據能夠在讀操作期間傳送到數據緩衝區114 0-N。為了確保在每次讀操作期間正確傳送數據，每次收到新的讀命令時就激活LRST信號。LRST將信號CLKH和CLKL復位以確保正確傳送數據。
再次參照圖16，當QSP1*在F處切換為低電平時，由於RDW在D處為高電平表示新的讀操作，故脈衝電路在I處產生脈衝LRST。當信號LRST被激活時，它將CLKH和CLKL信號復位到低電平，如J和K所示。在於J和K處復位為低電平之後，CLKH和CLKL信號僅受CLKDQ信號影響並一直到另一次復位。例如，CLKH在L、M和N處恢復其正常轉換；CLKL在O、P和Q恢復其正常轉換。如圖16所示，CLKH和CLKL具有不同相位。換句話說，CLKH和CLKL不同步。CLKH和CLKL信號用於使能圖14中的輸出定時發生器1150。
圖14是圖11所示輸出定時發生器1150的原理圖。輸出定時發生器1150具有第一定時電路1410和第二定時電路1420。電路1410和1420的構造相同並通過線1118接收相同的CLKDQ信號。電路1410具有脈衝發生器1416，它通過反相器1411接收CLKDQ的反相信號。脈衝發生器1416在節點1413產生輸出信號。節點1413處的信號傳送到線1153或1155，表示為信號DLL1或DLL3。從節點1413到線1153或1155的傳送由多路復用器1415或1418控制。多路復用器1415和1418由節點1132處的信號CLKL控制。
電路1420具有脈衝發生器1426，它在節點1429其輸入端處通過反相器1411接收CLKDQ。脈衝發生器1426在節點1423產生輸出信號。節點1423處的信傳送到線1153或1155，表示為信號DLL0或DLL2。從節點1423到線1154或1152的傳送由多路復用器1425或1428來控制。多路復用器1425和1428由節點1134處的信號CLKH來控制。
一般而言，脈衝發生器1416和1426接收CLKDQ信號並分別在節點1413和1423上產生輸出信號。節點1413上的信號通過多路復用器1415或1418變成信號DLL1或DLL3。因此，根據CLKL信號的具體相位，或產生DLL1或產生DLL3。換句話說，DLL1和DLL3在CLKL信號相位交替下被激活。類似地，節點1423上的信號通過多路復用器1425或1428成為信號DLL0或DLL2。因此，根據CLKH信號的具體相位，或產生DLL0或產生DLL2。換句話說，DLL0和DLL2在CLKH信號相位交替下被激活。CLKH和CLKL信號不同相。這使得它們能夠正確地激活各信號DLL0-DLL3，使得可以按正確順序將數據比特D0-D3輸出到數據緩衝區114-0。
圖17是圖14所示電路的工作時序圖。在圖17中，節點1423和1413處的信號表示圖14所示脈衝發生器1416和1426在節點1423和1413的輸出信號。信號CLK、READ、LRST、CLKH和CLKL與圖16所示的信號相同。當CLKH信號在J處為低電平時，它啟動多路復用器1428以允許節點1423處的信號通過反相器1429。節點1423處的信號這時為低電平，因此，反相器1429的輸出信號即DLL0信號為高電平。在圖17中，DLL0在S0處被激活，變為高電平。當信號CLKH在L處為高電平時，它啟動多路復用器1425以允許將節點1423處的信號傳送到反相器1427。節點1413處的信號這時為低電平，因此，反相器1427輸出端處的信號即DLL2信號為高電平。在圖17中，DLL2在S2被激活為高電平。總結一下，當信號CLKH進行轉換時，它激活定時信號DLL0，當信號CLKH進行轉換時，它激活定時信號信號DLL2。例如，在圖17中，在使能信號CLKH的不同相位期間激活定時信號DLL0和DLL2。在信號CLKH的一個相位期間(當信號CLKH為低電平時)激活DLL0；而在信號CLKH的另一相位期間(當信號CLKH為高電平時)激活DLL2。換句話說，分別在使能信號CLKL的下降沿和上升沿之後激活定時信號DLL0和DLL2。
類似地，當CLKL信號在K處為低電平時，它啟動多路復用器1418以允許節點1413處的信號傳送到反相器1419。節點1413處的信號這時為低電平，因此，反相器輸出端1419處的信號即DLL1信號為高電平。在圖17中，DLL1在S1處被激活為高電平。當信號CLKL在O處為高電平時它啟動多路復用器1415以允許節點1413處的信號傳送到反相器1417。節點1413處的信號這時為低電平，因此，反相器1417的輸出端處的信號即DLL3信號為高電平。在圖17中，DLL3在S3處被激活為高電平。總結一下，當信號CLKL進行轉換時，它激活定時信號DLL1，當信號CLKL進行另一次轉換時，它激活定時信號DLL3。換句話說，在使能信號CLKL的不同相位期間激活定時信號DLL1和DLL3。例如，在圖17中，在信號CLKL的一個相位期間(當信號CLKL為高電平時)激活DLL1；而在信號CLKL的另一個相位期間(當信號CLKL為低電平時)激活DLL3。換句話說，分別在使能信號CLKL的下降沿和上升沿之後激活定時信號DLL1和DLL3。
在圖17中，OUTPUT DATA(輸出數據)表示數據緩衝區114-0處輸出的數據比特。在延遲為4時，第一數據比特在時刻T4出現。為了說明本發明，假定數據緩衝區114-0處的輸出數據採取的傳送順序為D0、D1、D2和D3。因此，D0和D2稱為偶數數據比特，而D1和D3稱為奇數數據比特。一般而言，在數據緩衝區114-0處輸出的數據的4比特序列中，偶數數據比特是第一和第三比特，而奇數數據比特是第二和第四數據比特。在這種情況下，在使能信號CLKH的不同相位使定時信號DLL0和DLL2激活即轉換為高電平之後，輸出偶數比特D0和D2。換句話說，在使能信號CLKH的交替相位下輸出比特D0和D2。類似地，在使能信號CLKL的交替相位下使定時信號DLL1和DLL3激活即轉換為高電平之後輸出比特D1和D3。換句話說，在使能信號CLKL的交替相位下輸出比特D1和D3。
圖15是圖11所示傳播信號發生器1170的原理圖。傳播控制信號發生器1170具有「或非」門1502用於接收節點1155和1122上的DLL3和QSP2信號。「與非」門1502的輸出連接到反相器1504，該反相器的輸出連接到節點1172以提供QL0信號。在類似配置中，「與非」門1512分別接收節點1153和1121上的DLL1和QSP3。「與非」門1512的輸出連接到反相器1514，該反相器的輸出連接到節點1173以提供QL1信號。傳播信號發生器1170還接收其他信號，例如LATE2、LATE3、QED、QSP1*、DLL0和DLL3，這些信號由前述其它電路產生。LATE2和LATE3信號在「或非」門1532處組合。DLL0和DLL2信號在「或非」門1534處組合。「或非」門1534的輸出與是信號QED和QSP1*在「或非」門1536處相組合。「或非」門1532輸出信號控制多路復用器1544和電晶體1546的柵極。電晶體1546被激活時將節點1174上拉到電源。多路復用器1544啟動時將「或非」門1536的輸出信號傳送到節點1174。節點1174處的信號表示QL2信號。
在圖15中，當DLL3和QSP2信號均為高電平時，QL0被激活為高電平。類似地，當DLL1和QSP3信號均為高電平時，僅僅QL1被激活為高電平。如前所述，當延遲設置為2或3時，QL2信號總是激活的，為高電平。在圖15中，當節點1112處的LATE2信號或者節點1113處的LATE3信號為高電平時，表示延遲設置為2或3，迫使節點1540處「或非」門1532的輸出為低電平。這使電晶體1546導通，從而將節點1174連接到電壓源(高電平)。因此，當LATE2或LATE3為高電平時，節點1174處的信號QL2總是高電平。當LATE2和LATE3均為低電平時，表示延遲設置為4或5，迫使節點1540處「或非」門1532的輸出為高電平。這使電晶體1546截止。因此，節點1174處的信號QL2取決於信號QED、QSP1*、DLL0和DLL2。
圖17還顯示了圖15所示電路的操作定時。在圖17中，在與圖15所示其它信號有關的適當時刻使信號QL0-QL2激活或轉換為高電平。信號QL2的轉換介於信號QL0的轉換之間。信號QL2的轉換亦介於信號QL1的轉換之間。如前圖6和7中所述，信號QL2的轉換定時允許正確地激活信號QL0和QL1。這使得能夠在讀操作期間精確處理數據。
圖18顯示根據本發明的系統。在該圖中，系統1800包括與存儲器件100相連的處理器1802。本發明的存儲器件100在圖1中描述。根據本發明，處理器1802通過控制線(CONTROL)向存儲器件100提供控制信號。處理器和存儲器之間的數據通信通過數據線或數據總線(DATA)進行，並通過地址線或地址總線(ADDRESS)向存儲器提供地址。在一個實施例中，將處理器1802和存儲器件100製作到單晶片上。
結論儘管本說明書已對具體實施例作了圖示和說明，本領域的技術人員應理解，任何適合於達到相同目的的裝置可以代替所示具體實施例。本申請旨在涵蓋本發明的任何一種修改或變化。因此，用意是，本發明僅由所附權利要求書及其等效來加以限定。
權利要求
1.一種集成電路，包括多條輸出通路，用於接收第一、第二、第三和第四數據比特構成的數據比特組，所述數據通路中每條數據通路並行接收所述數據比特；與所述輸出通路相連的輸出選擇器，用於從所述輸出通路接收所述數據比特；以及輸出級，用於接收由所述輸出選擇器傳送的數據比特，以便在2個時鐘信號周期內以序列形式將所述數據比特輸出到數據緩衝區，其中，所述序列中的第一和第三數據比特在第一使能信號的交替相位下輸出，而所述序列中的第二和第四數據比特在第二使能信號的交替相位下輸出，其中，所述第一和第二使能信號不是同步的。
2.如權利要求1所述的集成電路，其特徵在於，所述輸出通路中的每條輸出通路均包括多個輸入節點，用於接收所述數據比特；與所述輸入節點相連的輸入選擇器，用於從所述數據比特中產生選定的數據比特；以及與所述輸入選擇器相連的第一鎖存器，用於接收所述選定的數據比特；以及與所述第一鎖存器相連的第二鎖存器，用於從所述第一鎖存器接收所述選定的數據比特，其中，來自一條輸出通路的所述選定的數據比特不同於來自另一條輸出通路的所述選定的數據比特。
3.如權利要求2所述的集成電路，其特徵在於，所述輸出通路的第一鎖存器由第一傳播控制信號控制，所述輸出通路的一半的第二鎖存器由第二傳播控制信號控制，而所述輸出通路的另一半的第二鎖存器由第三傳播控制信號控制，其中，激活所述傳播控制信號以便將所述數據比特從所述鎖存器傳送到所述輸出選擇器。
4.如權利要求1所述的集成電路，其特徵在於，從所述輸出選擇器傳送給所述輸出級的數據比特由多個定時信號控制，其中，按順序激活所述各定時信號以便以串行方式將所述數據比特組從所述輸出選擇器傳送到所述輸出級。
5.如權利要求1所述的集成電路，其特徵在於，所述時鐘信號的頻率範圍在66兆赫茲到300兆赫茲之間。
6.一種集成電路，包括多條輸出通路，其中每條所述輸出通路包括多個輸入節點，用於接收一組數據比特；輸入選擇器，用於提供從所述數據比特中選定的數據比特；與所述輸入選擇器相連的第一鎖存器，用於接收所述選定的數據比特；和與所述第一鎖存器相連的第二鎖存器，用於從所述第一鎖存器接收所述選定的數據比特，其中，來自每一條所述輸出通路的所述選定的數據比特是不同的；與所述輸出通路相連的輸出選擇器，用於從每一條所述輸出通路接收所述選定的數據比特；以及與所述輸出選擇器相連的輸出級，所述輸出級從所述輸出選擇器串行接收選定的比特並在2個時鐘周期內將所述選定的比特提供給數據緩衝區。
7.如權利要求6所述的集成電路，其特徵在於，所述輸出通路的數目為4。
8.如權利要求6所述的集成電路，其特徵在於，所有所述輸出通路的第一鎖存器由第一傳播控制信號控制，所述輸出通路的一半的第二鎖存器由第二傳播控制信號控制，而所述輸出通路的另一半的第二鎖存器由第三傳播控制信號控制。
9，如權利要求6所述的集成電路，其特徵在於，從所述輸出選擇器傳送給所述輸出級的數據比特由多個定時信號控制，其中，按順序激活所述定時信號以便將所述數據比特組從所述輸出選擇器串行傳送到所述輸出級。
10.一種集成電路，包括多個輸入節點，用於並行接收M個數據比特構成的數據比特組；數據緩衝區；以及連在所述輸入節點和所述數據緩衝區之間的N條輸出通路，所述輸出通路中的每條輸出通路傳送所述M個數據比特構成的數據比特組中的不同比特，其中，通過激活多個定時信號將所述M個數據比特構成的數據比特組傳送到所述數據緩衝區，第一和第二使能信號在不同時刻激活所述定時信號，其中，所述各使能信號不同步，以及M和N大於2。
11.如權利要求10所述的集成電路，其特徵在於M等於N。
12.如權利要求10所述的集成電路，其特徵在於M為4而N也為4。
13.如權利要求10所述的集成電路，其特徵在於，通過激活第一兩個定時信號而在第一時鐘周期內將所述M個數據比特中一半數據比特傳送到所述數據緩衝區，而通過激活第二兩個定時信號而在第二時鐘周期內將所述M個數據比特中另一半數據比特傳送到所述數據緩衝區，其中M大於2。
14.如權利要求13所述的集成電路，其特徵在於，所述第一兩個定時信號之一在所述第一使能信號的下降沿之後被激活，而所述第一兩個定時信號中另一個信號在所述第二使能信號的上升沿之後被激活，以及，所述第二兩個定時信號之一在所述第一使能信號的上升沿之後被激活，而所述第二兩個定時信號中另一個信號在所述第二使能信號的下降沿之後被激活。
15.一種存儲器件，包括多個存儲單元，用於存儲多個數據比特；多條輸出通路，用於從所述存儲單元接收由第一、第二、第三和第四數據比特構成的數據比特組，所述輸出通路中每條輸出通路並行接收所述數據比特；與所述輸出通路相連的輸出選擇器，用於從所述輸出通路接收所述數據比特；以及輸出級，用於接收由所述輸出選擇器傳送的數據比特以在2個時鐘信號周期內將所述數據比特以串行序列形式輸出到數據緩衝區，其中，在第一使能信號的交替相位下輸出所述序列中的第一和第三數據比特，而在第二使能信號的交替相位下輸出所述序列中的第二和第四數據比特，其中，所述第一使能信號和第二使能信號不同步。
16.如權利要求15所述的存儲器件，其特徵在於，所述輸出通路中每條輸出通路從所述數據比特組中選擇數據比特，其中從每條所述輸出通路中選出的每個數據比特是不同的。
17.如權利要求15所述的存儲器件，其特徵在於，所述輸出通路中每條輸出通路根據所述存儲器件的地址比特的邏輯值從所述數據比特中選擇數據比特。
18.如權利要求15所述的存儲器件，其特徵在於，所述輸出級根據所述存儲器件的地址比特的邏輯值輸出所述數據比特。
19.一種存儲器件，包括多個存儲單元，用於存儲多個數據比特；多條數據通路，每條所述數據通路包括多個輸入節點，用於從所述存儲單元接收數據比特組；輸入選擇器，用於提供從所述數據比特中選出的比特；與所述輸入選擇器相連的第一鎖存器，用於接收所述選定的比特；以及與所述第一鎖存器相連的第二鎖存器，用於從所述第一鎖存器接收所述選定的比特，其中，從每條所述輸出通路接收的所述選定的比特是各不相同的；與所述輸出通路相連的輸出選擇器，用於從所述輸出通路中每條輸出通路接收所述選定的比特；以及與所述輸出選擇器相連的輸出級，所述輸出級從所述輸出選擇器串行接收選定的比特並在2個時鐘周期內將所述選定的比特提供給數據緩衝區。
20.如權利要求19所述的存儲器件，其特徵在於，所述輸出通路的所述第一鎖存器由第一傳播控制信號控制，所述輸出通路的一半的所述第二鎖存器由第二傳播控制信號控制，而所述輸出通路的另一半的所述第二鎖存器由第三傳播控制信號控制，其中，激活所述各傳播控制信號以便將所述數據比特從所述鎖存器傳送到所述輸出選擇器。
21.如權利要求20所述的存儲器件，其特徵在於，當第一個輸出數據比特在所述存儲器件接收到讀指令之後2個時鐘周期內出現在所述數據緩衝區時，所述第一傳播控制信號總是激活的。
22.如權利要求20所述的存儲器件，其特徵在於，當第一個輸出數據比特在所述存儲器件收到讀指令之後3個時鐘周期內出現在所述數據緩衝區時，所述第一傳播控制信號總是被激活的。
23.如權利要求20所述的存儲器件，其特徵在於，當第一個輸出數據比特在所述存儲器件接收到讀指令之後4個時鐘周期內出現在所述數據緩衝區時，在所述第二傳播控制信號的轉換之間以及在所述第三傳播控制信號的轉換之間，激活所述第一傳播控制信號。
24.如權利要求20所述的存儲器件，其特徵在於，當第一個輸出數據比特在所述存儲器件收到讀指令之後5個時鐘周期內出現在所述數據緩衝區時，在所述第二傳播控制信號的轉換之間以及在所述第三傳播控制信號的轉換之間，激活所述第一傳播控制信號。
25.如權利要求20所述的存儲器件，其特徵在於，當第一個輸出數據比特在所述存儲器件收到讀指令之後隔3個以上時鐘周期出現在所述數據緩衝區時，在所述第二傳播控制信號的轉換之間以及在所述第三傳播控制信號的轉換之間，激活所述第一傳播控制信號。
26.一種存儲器件，包括多個存儲單元，用於存儲多個數據比特；多個輸入節點，用於從所述存儲單元並行接收M個數據比特構成的數據比特組；數據緩衝區；以及連接在所述輸入節點和所述數據緩衝區之間的N條輸出通路，所述輸出通路中每條輸出通路傳送所述M個數據比特構成的數據比特組，其中，通過激活多個定時信號將所述M個數據比特構成的數據比特組串行傳送到所述數據緩衝區，由第一和第二使能信號在不同時刻激活所述各定時信號，其中，所述使能信號不同步，且M和N大於2。
27.如權利要求26所述的存儲器件，其特徵在於輸出通路的數目為4。
28.如權利要求26所述的存儲器件，其特徵在於M等於N。
29.如權利要求26所述的存儲器件，其特徵在於，M為4和N也為4。
30.如權利要求26所述的存儲器件，其特徵在於，通過激活第一兩個定時信號而在第一時鐘周期內將所述M個比特中一半比特傳送到所述數據緩衝區，而通過激活第二兩個定時信號而在第二時鐘周期內將所述M個比特中另一半比特傳送到所述數據緩衝區，其中M大於2。
31.一種系統，包括處理器；以及與所述處理器相連的存儲器件，所述存儲器件包括多個存儲單元，用於存儲多個數據比特；多個輸入節點，用於從所述存儲單元並行接收M個數據比特構成的數據比特組；數據緩衝區；以及連接在所述輸入節點和所述數據緩衝區之間的N條輸出通路，所述輸出通路中每條輸出通路傳送所述M個數據比特構成的數據比特組，其中，通過激活多個定時信號而將所述M個數據比特構成的數據比特組串行傳送到所述數據緩衝區，由第一和第二使能信號在不同時刻激活所述各定時信號，其中，所述使能信號不同步，且M和N大於2。
32.如權利要求31所述的系統，其特徵在於還包括用於所述處理器和所述存儲器件之間數據通信的數據總線；以及用於提供所述存儲器件的存儲單元地址位置的地址總線。
33.一種操作存儲器件的方法，所述方法包括訪問存儲單元中的M個數據比特，其中M大於2；將所述M個數據比特並行傳送到輸出電路；以及在兩個時鐘信號周期內根據第一和第二使能信號，從所述輸出電路將所述M個數據比特串行輸出到數據緩衝區，其中，所述第一使能信號允許將偶數據比特輸出到所述數據緩衝區，而所述第二使能信號允許將奇數據比特輸出到所述數據緩衝區。
34.如權利要求33所述的方法，其特徵在於還包括接收地址比特；根據所述地址比特中一些比特的邏輯值確定傳送順序；以及根據所述傳送順序將所述M個數據比特從所述輸出電路傳送到所述數據緩衝區。
35.如權利要求33所述的方法，其特徵在於還包括根據所述第一和第二使能信號激活多個定時信號。
36.一種傳送數據的方法，所述方法包括並行讀取M個數據比特到多條輸出通路，其中M大於2；將所述M個數據比特從所述輸出通路傳送到輸出選擇器，其中，所述輸出通路中每條輸出通路傳送不同的數據比特；激活第一和第二使能信號；根據所述第一和第二使能信號順序地激活多個定時信號；在所述各定時信號發生轉換之後將所述M個數據比特順序傳送到輸出級；以及在兩個時鐘信號周期內將所述M個數據比特輸出到數據緩衝區。
37.如權利要求36所述的方法，其特徵在於，讀M個數據比特包括訪問多個存儲單元。
38.如權利要求36所述的方法，其特徵在於，傳送來自所述輸出通路的M個數據比特包括從每條所述輸出通路上的所述M個數據比特中選擇不同的比特。
39.如權利要求36所述的方法，其特徵在於，激活所述第一和第二使能信號包括激活具有不同相位的信號。
40.如權利要求36所述的方法，其特徵在於，激活多個定時信號包括根據所述第一使能信號的第一相位激活第一定時信號；根據所述第二使能信號的第一相位激活使第二定時信號；根據所述第一使能信號的第二相位激活第三定時信號；以及根據所述第二使能信號的第二相位激活第四定時信號。
41.如權利要求36所述的方法，其特徵在於，激活多個定時信號包括在所述第一使能信號的轉換之後激活第一定時信號；在所述第二使能信號的轉換之後激活第二定時信號；在所述第一使能信號的不同的轉換之後激活第三定時信號；以及在所述第二使能信號的不同的轉換之後激活第四定時信號，其中，所述第一使能信號的轉換在所述第二使能信號的轉換之間。
42.如權利要求36所述的方法，其特徵在於，激活多個定時信號包括在所述第一使能信號的下降沿之後激活第一定時信號；在所述第二使能信號的下降沿之後激活第二定時信號；在所述第一使能信號的上升沿之後激活第三定時信號；以及在所述第二使能信號的上升沿之後激活第四定時信號，其中，所述第一使能信號的所述下降沿在所述第二使能信號的所述下降沿和所述上升沿之間。
43.如權利要求36所述的方法，其特徵在於，輸出所述M個數據比特包括在激活第一定時信號之後輸出第一數據比特；在激活第二定時信號之後輸出第二數據比特；在激活第三定時信號之後輸出第三數據比特；在激活第四定時信號之後輸出第四數據比特。
全文摘要
一種通過多條數據通路將多個數據比特從存儲單元傳送到數據緩衝區的方法。每條所述通路並行接收這些數據比特並從中選擇一個比特。來自每條所述輸出通路的所選比特傳送到選定的輸出端。根據兩個使能信號的交替相位順序地激活多個定時信號，以便將來自輸出選擇器的數據比特串行傳送到數據緩衝區。
文檔編號G11C11/407GK1543650SQ02809748
公開日2004年11月3日 申請日期2002年3月8日 優先權日2001年3月14日
發明者C·K·莫爾扎諾, W·李, C K 莫爾扎諾 申請人:微米技術有限公司