製造包括齊納二極體的金屬氧化物半導體集成電路的方法

2023-05-04 12:43:16

專利名稱：製造包括齊納二極體的金屬氧化物半導體集成電路的方法
技術領域：
本發明涉及一種製造包括齊納二極體的金屬氧化物半導體集成電路(M0S集成電路)的方法，尤其涉及製造包括齊納二極體的高端金屬氧化物半導體集成電路(CMOS集成電路)的方法。
背景技術：
二極體是以PN結為核心的電子元件，當其負極電壓比正極高時稱為反偏，反偏的二極體的反向飽和電流很小，但當反偏電壓增大到一定值時反向電流會急劇增大，這種現象稱為二極體的反向擊穿，二極體的反向擊穿電壓(即穩定電壓)很穩定，利用這一特性， 可得到專門工作在反向擊穿狀態的齊納二極體。齊納二極體的核心部分由P-區和N+區 (或P+區和N-區)組成，其中「-」表示該區摻雜濃度較低，「+」表示該區摻雜濃度較高。 齊納二極體的穩定電壓主要由P-區(或N-區)的摻雜濃度決定。因此，保證P-區(或 N-區)的摻雜濃度穩定對齊納二極體的穩定電壓的穩定性十分重要。金屬氧化物半導體集成電路是一種常見的集成電路，包括互補金屬氧化物半導體集成電路(CMOS集成電路)、P溝道金屬氧化物半導體集成電路(PM0S集成電路)、N溝道金屬氧化物半導體集成電路(NM0S集成電路)等。在MOS集成電路(尤其是高端應用的MOS 集成電路)中，齊納二極體可用作基準源，或用來穩定某模塊的電壓。現有的製造包括齊納二極體(以具有P-區和N+區的齊納二極體為例)的金屬氧化物半導體集成電路(以CMOS 集成電路為例)的方法包括1.在矽基底中製造N阱和P阱；在矽基底中製造有源區和場區(Fox)；2.過光刻、離子注入工藝在矽基底中製造齊納二極體的P-區，其中離子注入工藝注入的是硼離子，注入能量40 60千電子伏，注入劑量2 X IO14 4X IO14原子/平方釐米；3.在矽基底上製造柵氧化層，在柵氧化層上製造多晶矽柵，本步驟的作用可為製造電晶體等的柵極，其過程中包括大於850攝氏度甚至高達1000攝氏度的高溫製程；本步驟3和上述步驟1是製造MOS集成電路(包括不含齊納二極體的MOS集成電路)的必要步驟，在這兩步驟中，齊納二極體本身的結構並不發生變化；4.在齊納二極體的P-區中製造齊納二極體的N+區和P+區；退火將注入的離子激活，製造金屬電極，得到如圖3所示的齊納二極體結構；顯然，集成電路的製造過程中還包括許多其它步驟，但因其與本發明關係不大，故在此並未描述。發明人發現現有技術中至少存在如下問題由於在現有的製造方法中，齊納二極體的P-區(或N-區)形成後還需經歷其它的高溫過程(製造柵氧化層和多晶矽柵的過程)，故P-區(或N-區)的摻雜元素會在高溫工藝過程中因擴散而再次分布，使P-區(或 N-區)的摻雜分布發生變化，從而導致所得集成電路中的齊納二極體的穩定電壓的穩定性差。

發明內容
本發明的實施例提供一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，其所製造的集成電路中的齊納二極體的穩定電壓的穩定性好。為達到上述目的，本發明的實施例採用如下技術方案一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，包括在集成電路基底上製造柵氧化層，在柵氧化層上製造多晶矽柵；在集成電路基底中製造齊納二極體的P-區。另一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法包括在集成電路基底上製造柵氧化層，在柵氧化層上製造多晶矽柵；在集成電路基底中製造齊納二極體的N-區。在本發明的製造包括齊納二極體的金屬氧化物半導體集成電路的方法中，先形成柵氧化層、多晶矽柵等結構之後再製造齊納二極體的P-區(或N-區)，故P-區(或N-區) 不受高溫工藝的影響，其中的摻雜濃度也就不會發生變化，從而可保證所得集成電路中的齊納二極體的穩定電壓的穩定性好。


為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖。圖1為現有的製造包括齊納二極體的集成電路的方法完成步驟1後的剖面結構圖；圖2為現有的製造包括齊納二極體的集成電路的方法完成步驟2後的剖面結構圖；圖3為具有P-區和N+區的齊納二極體的剖面結構圖；圖4為實施例一的製造包括齊納二極體的集成電路的方法完成步驟Sll後的剖面結構圖；圖5為實施例一的製造包括齊納二極體的集成電路的方法完成步驟S12後的剖面結構圖；圖6為實施例一的製造包括齊納二極體的集成電路的方法完成步驟S14後的剖面結構圖；圖7為實施例一的製造包括齊納二極體的集成電路的方法完成步驟S15後的剖面結構圖；圖8為實施例一的製造包括齊納二極體的集成電路的方法完成步驟S16後的剖面結構圖；圖9為具有N-區和的P+區的齊納二極體的剖面結構圖；圖10為實施例一的製造方法的流程圖；圖11為實施例二的製造方法的流程圖。
具體實施例方式下面將結合本發明實施例中的附圖，對本發明實施例的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明的一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動的前提下所獲得的所有其它實施例，都屬於本發明保護的範圍。本發明實施例旨在提供一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，其所製造的集成電路中的齊納二極體的穩定電壓的穩定性好。本發明實施例提供一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，包括在集成電路基底上製造柵氧化層，在柵氧化層上製造多晶矽柵；在集成電路基底中製造齊納二極體的P-區。本發明實施例的製造包括齊納 二極體的金屬氧化物半導體集成電路的方法，由於其先形成柵氧化層、多晶矽柵等結構之後再製造齊納二極體的P-區，故P-區不受高溫工藝的影響，且能避免氧化層「吸硼」現象(指因為硼元素在矽中的固溶度遠小於在氧化層中的固溶度，當矽發生氧化時，P型摻雜區的硼摻雜向氧化層中擴散的現象)，從而可容易地控制P-區的摻雜濃度，使工藝易於控制，並保證所得集成電路中的齊納二極體的穩定電壓的穩定性好，器件性能好；同時，因注入P-區的離子不會擴散到其它區域，故離子注入步驟的濃度可降低，從而可避免因P-區靠近基底表面處摻雜濃度大而漏電的現象。實施例一本發明實施例提供一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，如圖10所示，方法包括Sll.通過光刻、離子注入、擴散等工藝在CMOS集成電路的矽基底中製造N阱和P 阱，得到如圖4所示的結構。S12.通過光刻、刻蝕、氧化等工藝在矽基底中製造有源區和場區，得到如圖5所示的結構。S13.在矽基底上製造柵氧化層，再於柵氧化層上製造多晶矽柵，本步驟主要用於在集成電路的電晶體等元件中形成矽柵極，其中齊納二極體處的結構不發生變化。S14.通過光刻、離子注入等工藝在N阱中將要形成齊納二極體的P-區的區域中製造齊納二極體的N+區，得到如圖6所示的結構，其中注入元素為砷離子，注入能量60 100千電子伏，注入劑量2X IO15 6X IO15原子/平方釐米；可選的，繼續進行退火。S15.通過光刻、離子注入等工藝在N阱中將要形成齊納二極體的P-區的區域中製造齊納二極體的P+區，得到如圖7所示的結構，其中注入元素為二氟化硼離子，注入能量 50 80千電子伏，注入劑量1 X IO15 4X IO15原子/平方釐米；可選的，繼續進行退火；本步驟形成的P+區可為環形，用於與齊納二極體的電極相連，以避免金屬電極直接與低摻雜濃度的P-區相連而接觸電阻過高的問題。S16.通過光刻、離子注入等工藝在N阱中製造包圍P+區和N+區的齊納二極體的 P-區，得到如圖8所示的結構，其中注入元素為硼離子，注入能量60 80千電子伏，注入劑量4X IO13 8X IO13原子/平方釐米，因為P-區中的摻雜不會在後續工藝中擴散，故其注入能量比現有方法高，而注入劑量比現有方法低，且由於本步驟的注入劑量遠低於步驟S14 和S15，注入深度大於步驟S14和S15，故基本不會對N+區和P+區產生影響；其中，如果步驟S14、S15中不進行退火，則步驟S14、S15、S16間的順序可任意變化，若步驟S14、S15中包括退火操作，則為了避免退火對P-區摻雜濃度的影響，步驟S16優選在包括退火的步驟之後；S17. 通過退火將注入的離子激活，再通過金屬鍍膜、光刻、刻蝕、合金等工藝製造分別連接P+區和N+區的金屬電極，形成如圖3所示的齊納二極體結構；顯然，集成電路的製造過程中還可包括許多其它步驟，例如清洗、拋光、製造/去除犧牲氧化層等，但因這些步驟與本發明關係不大，故並未在此描述；應當理解，不管其它步驟如何增減或變化，只要製造柵氧化層和多晶矽柵的步驟在製造齊納二極體的P-區的步驟之前，即屬於本發明的保護範圍。由於在本實施例的製造方法中，齊納二極體的P-區不受高溫工藝的影響，並能避免氧化層「吸硼」現象，從而可使所得集成電路中的齊納二極體的穩定電壓的穩定性好，不發生漏電，且工藝易於控制，器件性能好。本發明實施例提供一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，包括在集成電路基底上製造柵氧化層，在柵氧化層上製造多晶矽柵；在集成電路基底中製造齊納二極體的N-區。本發明實施例的製造包括齊納二極體的金屬氧化物半導體集成電路的方法，由於其在形成柵氧化層、多晶矽柵等之後再製造齊納二極體的N-區，故N-區不受高溫工藝的影響，從而可保證所得集成電路中的齊納二極體的穩定電壓的穩定性好，不發生漏電，同時可使製造工藝易於控制，器件性能好。實施例二本發明實施例提供一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，如圖11所示，方法包括S21.通過光刻、離子注入、擴散等工藝在CMOS集成電路的矽基底中製造P阱和N 阱。S22.通過光刻、刻蝕、氧化等工藝在矽基底中製造有源區和場區。S23.在矽基底上製造柵氧化層，再於柵氧化層上製造多晶矽柵。S24.通過光刻、離子注入等工藝在P阱中將要形成齊納二極體的N-區的區域中製造齊納二極體的P+區，其中注入元素為二氟化硼離子，注入能量50 80千電子伏，注入劑量1 X IO15 4X IO15原子/平方釐米；可選的，繼續進行退火。S25.通過光刻、離子注入等工藝在P阱中將要形成齊納二極體的N-區的區域中製造齊納二極體的N+區，其中注入元素為砷離子，注入能量60 100千電子伏，注入劑量 2X IO15 6X IO15原子/平方釐米；可選的，繼續進行退火。S26.通過光刻、離子注入等工藝在P阱中製造包圍P+區和N+區的齊納二極體的 N-區，其中注入元素為磷離子，注入能量160 200千電子伏，注入劑量2X IO13 8X IO13 原子/平方釐米；其中，如果步驟S24、S25中不進行退火，則步驟S24、S25、S26間的順序可任意變化，若步驟S24、S25中包括退火操作，則為了避免退火對N-區摻雜濃度的影響，步驟S26優選在包括退火的步驟之後； S27.通過退火將注入的離子激活，再通過金屬鍍膜、光刻、刻蝕、合金等工藝製造分別連接N+區和P+區的金屬電極，形成如圖9所示的齊納二極體結構；顯然，集成電路的製造過程中還可包括許多其它步驟，例如清洗、拋光、製造/去處犧牲氧化層等，但因這些步驟與本發明關係不大，故並未在此描述；應當理解，不管其它步驟如何增減或變化，只要製造柵氧化層和多晶矽柵的步驟在製造齊納二極體的N-區的步驟之前，即屬於本發明的保護範圍。由於在本實施例的製造方法中齊納二極體的N-區不受高溫工藝的影響，故可使所得集成電路中的齊納二極體的穩定電壓的穩定性好，不發生漏電，且工藝易於控制，器件性能好。顯然，雖然上述實施例均以在CMOS集成電路中製造齊納二極體為例，但本發明的方法也適用於在其它的金屬氧化物半導體集成電路(如PMOS集成電路、NMOS集成電路)中製造齊納二極體。以上所述，僅為本發明的具體實施方式
，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到的變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以所述權利要求的保護範圍為準。
權利要求
1.一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，其特徵在於，包括在集成電路基底上製造柵氧化層，在柵氧化層上製造多晶矽柵； 在集成電路基底中製造齊納二極體的P-區。
2.根據權利要求1所述的製造包括齊納二極體的金屬氧化物半導體集成電路的方法， 其特徵在於，所述在集成電路基底中製造齊納二極體的P-區之前，還包括下列兩步驟中的至少一種在集成電路基底中用於形成齊納二極體的P-區的區域中製造齊納二極體的N+區； 在集成電路基底中用於形成齊納二極體的P-區的區域中製造齊納二極體的P+區。
3.根據權利要求1所述的製造包括齊納二極體的金屬氧化物半導體集成電路的方法， 其特徵在於，所述在集成電路基底中製造齊納二極體的P-區為用光刻、離子注入工藝製造 P-區。
4.根據權利要求3所述的製造包括齊納二極體的金屬氧化物半導體集成電路的方法， 其特徵在於，所述離子注入工藝注入的是硼離子，注入能量為60 80千電子伏，注入劑量 4X1013 8X IO13原子/平方釐米。
5.一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，其特徵在於，包括在集成電路基底上製造柵氧化層，在柵氧化層上製造多晶矽柵； 在集成電路基底中製造齊納二極體的N-區。
6.根據權利要求5所述的製造包括齊納二極體的金屬氧化物半導體集成電路的方法， 其特徵在於，所述在集成電路基底中製造齊納二極體的N-區之前，還包括下列兩步驟中的至少一種在集成電路基底中用於形成齊納二極體的N-區的區域中製造齊納二極體的P+區； 在集成電路基底中用於形成齊納二極體的N-區的區域中製造齊納二極體的N+區。
7.根據權利要求5所述的製造包括齊納二極體的金屬氧化物半導體集成電路的方法， 其特徵在於，所述在集成電路基底中製造齊納二極體的N-區具體為用光刻、離子注入工藝製造N-區。
8.根據權利要求7所述的製造包括齊納二極體的金屬氧化物半導體集成電路的方法， 其特徵在於，所述離子注入工藝注入的是磷離子，注入能量為160 200千電子伏，注入劑量為2X IO13 8X IO13原子/平方釐米。
全文摘要
本發明提供一種製造包括齊納二極體的金屬氧化物半導體集成電路的方法，屬於集成電路工藝領域，其可解決現有方法製造的集成電路中的齊納二極體的穩定電壓的穩定性差的問題。本發明的方法包括製造柵氧化層和多晶矽柵，之後再製造齊納二極體的P-區或N-區。本發明的方法可用於製造包括齊納二極體的高端金屬氧化物半導體集成電路。
文檔編號H01L21/77GK102254859SQ20101017839
公開日2011年11月23日 申請日期2010年5月17日 優先權日2010年5月17日
發明者張立榮, 潘光燃 申請人:北大方正集團有限公司, 深圳方正微電子有限公司