一種掃描電路、柵極驅動電路及顯示裝置的製作方法

2023-05-05 02:11:16

本發明涉及顯示技術領域，更為具體的說，涉及一種掃描電路、柵極驅動電路及顯示裝置。

背景技術：

隨著電子技術的發展，顯示裝置已被廣泛應用於各行領域和各種電子產品中，成為人們生活和工作不可或缺的一部分，如電視、手機、電腦、個人數字助理等。現有的顯示裝置中，顯示裝置包括有柵極驅動電路，柵極驅動電路主要用於掃描多級柵極線，以通過掃描柵極線而對與柵極線電連接的像素陣列進行掃描，進而配合其他線路結構而進行畫面的顯示。由於人們對柵極驅動電路的多樣性的需求，因此柵極驅動電路的設計成為開發者現今主要研究趨勢之一。

技術實現要素：

有鑑於此，本發明提供了一種掃描電路、柵極驅動電路及顯示裝置，包括有兩級子電路為第一級子電路和第二級子電路，兩級子電路逐級輸出掃描信號，且通過第一級子電路和第二級子電路之間相互作用，而使單個子電路運行更加穩定，並且滿足柵極驅動電路的多樣性的需求。

為實現上述目的，本發明提供的技術方案如下：

一種掃描電路，所述掃描電路包括第一級子電路和第二級子電路，其中，所述第一級子電路包括：第一輸入模塊、第一上拉節點、第一上拉控制模塊、第一下拉節點、第一下拉控制模塊、第一時鐘控制模塊、第一輸出模塊、第一輸出端、第一電容和第二電容；以及，所述第二級子電路包括：第二輸入模塊、第二上拉節點、第二上拉控制模塊、第二下拉節點、第二下拉控制模塊、第二時鐘控制模塊、第二輸出模塊、第二輸出端、第三電容和第四電容；

所述第一輸入模塊響應於第一控制端的信號的控制而控制第一電壓端與所述第一上拉節點之間的接通狀態，以及，響應於第二控制端的信號而控制第二電壓端與所述第一上拉節點之間的接通狀態，其中，所述第一電壓端和第二電壓端輸出的信號的電平相反；所述第二輸入模塊響應於第三控制端的信號而控制所述第一電壓端與所述第二上拉節點之間的接通狀態，以及，響應於第四控制端的信號而控制所述第二電壓端與所述第二上拉節點之間的接通狀態；

所述第一上拉控制模塊響應於所述第一上拉節點的信號而控制所述第一下拉節點和第二下拉結點分別與第三電壓端之間的接通狀態；所述第二上拉控制模塊響應於所述第二上拉節點的信號而控制所述第二下拉節點和第一下拉節點分別與所述第三電壓端之間的接通狀態；

所述第一下拉控制模塊響應於所述第一下拉節點的信號而控制所述第一上拉節點、第二上拉節點和第一輸出端分別與所述第三電壓端之間的接通狀態；所述第二下拉控制模塊響應於所述第二下拉節點的信號而控制所述第二上拉節點、第一上拉節點和第二輸出端分別與所述第三電壓端之間的接通狀態；

所述第一時鐘控制模塊響應於第一時鐘信號端的信號而控制所述第一輸出端與所述第三電壓端之間的接通狀態；所述第二時鐘控制模塊響應於第三時鐘信號端的信號而控制所述第二輸出端與所述第三電壓端之間的接通狀態；

所述第一輸出模塊響應於所述第一上拉節點的信號而控制所述第二時鐘信號端與所述第一輸出端的接通狀態；所述第二輸出模塊響應於所述第二上拉節點的信號而控制所述第四時鐘信號端與所述第二輸出端的接通狀態；

以及，所述第一電容用於將所述第一輸出端的信號耦合至所述第一上拉節點，所述第二電容用於將所述第二時鐘信號端的信號耦合至所述第一下拉節點；所述第三電容用於將所述第二輸出端的信號耦合至所述第二上拉節點，所述第四電容用於將所述第四時鐘信號端的信號耦合至所述第二下拉節點。

相應的，本發明還提供了一種柵極驅動電路，所述柵極驅動電路包括N級掃描電路為第一級掃描電路至第N級掃描電路，其中，每一級掃描電路均為上述的掃描電路，N為不小於2的整數。

相應的，本發明還提供了一種顯示裝置，所述顯示裝置包括上述的柵極驅動電路。

相較於現有技術，本發明提供的技術方案至少具有以下優點：

本發明提供了一種掃描電路、柵極驅動電路及顯示裝置，包括有兩級子電路為第一級子電路和第二級子電路，兩級子電路逐級輸出掃描信號，且第一上拉節點、第二上拉節點、第一下拉節點和第二下拉節點不僅控制本級子電路中模塊工作，還兼顧控制另一級子電路中模塊進行工作，即通過第一級子電路和第二級子電路之間相互作用，而使單個子電路運行更加穩定，並且滿足柵極驅動電路的多樣性的需求。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。

圖1為本申請實施例提供的一種掃描電路的結構示意圖；

圖2為本申請實施例提供的另一種掃描電路的結構示意圖；

圖3為本申請實施例提供的一種沿第一方向掃描的時序圖；

圖4為本申請實施例提供的一種沿第二方向掃描的時序圖；

圖5為本申請實施例提供的一種柵極驅動電路的結構示意圖；

圖6為本申請實施例提供的一種顯示裝置的結構示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。

正如背景技術所述，現有的顯示裝置中，顯示裝置包括有柵極驅動電路，柵極驅動電路主要用於掃描多級柵極線，以通過掃描柵極線而對與柵極線電連接的像素陣列進行掃描，進而配合其他線路結構而進行畫面的顯示。由於人們對柵極驅動電路的多樣性的需求，因此柵極驅動電路的設計成為開發者現今主要研究趨勢之一。

基於此，本申請實施例提供了一種掃描電路、柵極驅動電路及顯示裝置，包括有兩級子電路為第一級子電路和第二級子電路，兩級子電路逐級輸出掃描信號，且通過第一級子電路和第二級子電路之間相互作用，而使單個子電路運行更加穩定，並且滿足柵極驅動電路的多樣性的需求。為實現上述目的，本申請實施例提供的技術方案如下，具體結合圖1至圖6所示，對本申請實施例提供的具體方案進行詳細描述。

參考圖1所示，為本申請實施例提供的一種掃描電路的結構示意圖，掃描電路應用於柵極驅動電路，其中，所述掃描電路包括：

第一級子電路和第二級子電路，其中，所述第一級子電路包括：第一輸入模塊101、第一上拉節點P1、第一上拉控制模塊201、第一下拉節點Q1、第一下拉控制模塊301、第一時鐘控制模塊401、第一輸出模塊501、第一輸出端Gout1、第一電容C1和第二電容C2；

以及，所述第二級子電路包括：第二輸入模塊102、第二上拉節點P2、第二上拉控制模塊202、第二下拉節點Q2、第二下拉控制模塊302、第二時鐘控制模塊402、第二輸出模塊502、第二輸出端Gout2、第三電容C3和第四電容C4；

所述第一輸入模塊101響應於第一控制端SET1的信號的控制而控制第一電壓端DIR1與所述第一上拉節點P1之間的接通狀態，以及，響應於第二控制端RESET1的信號而控制第二電壓端DIR2與所述第一上拉節點P1之間的接通狀態，其中，所述第一電壓端DIR1和第二電壓端DIR2輸出的信號的電平相反；所述第二輸入模塊102響應於第三控制端SET2的信號而控制所述第一電壓端DIR1與所述第二上拉節點P2之間的接通狀態，以及，響應於第四控制端RESET2的信號而控制所述第二電壓端DIR2與所述第二上拉節點P2之間的接通狀態；

所述第一上拉控制模塊201響應於所述第一上拉節點P1的信號而控制所述第一下拉節點Q1和第二下拉結點分別與第三電壓端V3之間的接通狀態；所述第二上拉控制模塊202響應於所述第二上拉節點P2的信號而控制所述第二下拉節點Q2和第一下拉節點Q1分別與所述第三電壓端V3之間的接通狀態；

所述第一下拉控制模塊301響應於所述第一下拉節點Q1的信號而控制所述第一上拉節點P1、第二上拉節點P2和第一輸出端Gout1分別與所述第三電壓端V3之間的接通狀態；所述第二下拉控制模塊302響應於所述第二下拉節點Q2的信號而控制所述第二上拉節點P2、第一上拉節點P1和第二輸出端Gout2分別與所述第三電壓端V3之間的接通狀態；

所述第一時鐘控制模塊401響應於第一時鐘信號端CK1的信號而控制所述第一輸出端Gout1與所述第三電壓端V3之間的接通狀態；所述第二時鐘控制模塊402響應於第三時鐘信號端CK2的信號而控制所述第二輸出端Gout2與所述第三電壓端V3之間的接通狀態；

所述第一輸出模塊501響應於所述第一上拉節點P1的信號而控制所述第二時鐘信號端CKB1與所述第一輸出端Gout1的接通狀態；所述第二輸出模塊502響應於所述第二上拉節點P2的信號而控制所述第四時鐘信號端CKB2與所述第二輸出端Gout2的接通狀態；

以及，所述第一電容C1用於將所述第一輸出端Gout1的信號耦合至所述第一上拉節點P1，所述第二電容C2用於將所述第二時鐘信號端CKB1的信號耦合至所述第一下拉節點Q1；所述第三電容C3用於將所述第二輸出端Gout2的信號耦合至所述第二上拉節點P2，所述第四電容C4用於將所述第四時鐘信號端CKB2的信號耦合至所述第二下拉節點Q2。

本申請實施例提供的掃描電路，其包括有兩級子電路為第一級子電路和第二級子電路，兩級子電路逐級輸出掃描信號，且第一上拉節點、第二上拉節點、第一下拉節點和第二下拉節點不僅控制本級子電路中模塊工作，還兼顧控制另一級子電路中模塊進行工作，即通過第一級子電路和第二級子電路之間相互作用，而使單個子電路運行更加穩定，並且滿足柵極驅動電路的多樣性的需求。

結合圖2所示，對本申請實施例提供的一種具體的掃描電路的結構進行詳細的描述。其中，圖2為本申請實施例提供的另一種掃描電路的結構示意圖。

參考圖2所示，在本申請一實施例中，所述第一輸入模塊101包括：第一電晶體M1和第二電晶體M2；

其中，所述第一電晶體M1的柵極連接至所述第一控制端SET1，所述第一電晶體M1的第一端連接至所述第一電壓端DIR1，所述第一電晶體M1的第二端連接至所述第一上拉節點P1，所述第二電晶體M2的柵極連接至所述第二控制端RESET1，所述第二電晶體M2的第一端連接至所述第二電壓端DIR2，所述第二電晶體M2的第二端連接至所述第一上拉節點P1。

為了製作方便，在本申請一實施例中，第一輸入模塊101和第二輸入模塊102的電路結構可以設計為相同的電路結構，即，所述第二輸入模塊102包括：第十電晶體M10和第十一電晶體M11；

其中，所述第十電晶體M10的柵極連接至所述第三控制端SET2，所述第十電晶體M10的第一端連接至所述第一電壓端DIR1，所述第十電晶體M10的第二端連接至所述第二上拉節點P2，所述第十一電晶體M11的柵極連接至所述第四控制端RESET2，所述第十一電晶體M11的第一端連接至所述第二電壓端DIR2，所述第十一電晶體M11的第二端連接至所述第二上拉節點P2。

此外，在本申請其他實施例中，第一輸入模塊101和第二輸入模塊102的電路結構還可以為不同電路結構，對此本申請不做具體限制，需要根據實際應用進行具體設計。

需要說明的是，本申請實施例優選提供的第一電晶體M1和第二電晶體M2的導通類型相同；以及，第十電晶體M10和第十一電晶體M11的導通類型相同。另外，在本申請一實施例中，由於需要將第一上拉節點P1和第二上拉節點P2的信號明確，因而對於第一輸入模塊101而言，在第一控制端SET1控制第一上拉節點P1和第一電壓端DIR1之間接通時，第二控制端RE SET1不能同時控制第一上拉節點P1和第二電壓端DIR2之間接通，以及，在第二控制端RESET1控制第一上拉節點P1和第二電壓端DIR2之間接通時，第一控制端SET1不能同時控制第一上拉節點P1和第一電壓端DIR1之間接通；同樣的，對於第二輸入模塊102而言，在第三控制端SET2控制第二上拉節點P2與第一電壓端DIR1之間接通時，第四控制端RESET2不能同時控制第二上拉節點P2和第二電壓端DIR2之間接通，以及，在第四控制端RESET2控制第二上拉節點P2和第二電壓端DIR1之間接通時，第三控制端SET2不能同時控制第二上拉節點P2和第一電壓端DIR1之間接通。也就是說，第一電晶體M1和第二電晶體M2不能同時導通，以及，第十電晶體M10和第十一電晶體M11同樣不能同時導通。

此外，本申請實施例提供的第三電壓端V3輸出的信號可以為高電平信號，還可以為低電平信號，對此需要根據實際應用進行具體設計，主要滿足第三電壓端V3輸出的信號為不能掃描柵極線(即該信號不能對與柵極線連接的像素陣列進行掃描)、且不能控制與第三電壓端V3直接或間接連通的電晶體導通即可。

參考圖2所示，本申請實施例提供的所述第一上拉控制模塊201包括：第三電晶體M3和第四電晶體M4；

其中，所述第三電晶體M3的柵極連接至所述第一上拉節點P1，所述第三電晶體M3的第一端連接至所述第三電壓端V3，所述第三電晶體M3的第二端連接至所述第一下拉節點Q1，所述第四電晶體M4的柵極連接至所述第一上拉節點P1，所述第四電晶體M4的第一端連接至所述第三電壓端V3，所述第四電晶體M4的第二端連接至所述第二下拉節點Q2。

為了製作方便，在本申請一實施例中，第一上拉控制模塊201和第二上拉控制模塊202的電路結構可以設計為相同的電路結構，即，所述第二上拉控制模塊202包括：第十二電晶體M12和第十三電晶體M13；

其中，所述第十二電晶體M12的柵極連接至所述第二上拉節點P2，所述第十二電晶體M12的第一端連接至所述第三電壓端V3，所述第十二電晶體M12的第二端連接至所述第二下拉節點Q2，所述第十三電晶體M13的柵極連接至所述第二上拉節點P2，所述第十三電晶體M13的第一端連接至所述第三電壓端V3，所述第十三電晶體M13的第二端連接至所述第一下拉節點Q1。

此外，在本申請其他實施例中，第一上拉控制模塊201和第二上拉控制模塊202的電路結構還可以為不同電路結構，對此本申請不做具體限制，需要根據實際應用進行具體設計。

需要說明的是，本申請實施例優選提供的第三電晶體M3和第四電晶體M4的導通類型相同；以及，第十二電晶體M12和第十三電晶體M13的導通類型相同。

參考圖2所示，本申請實施例提供的所述第一下拉控制模塊301包括：第五電晶體M5、第六電晶體M6和第七電晶體M7；

其中，所述第五電晶體M5的柵極連接至所述第一下拉節點Q1，所述第五電晶體M5的第一端連接至所述第三電壓端V3，所述第五電晶體M5的第二端連接至所述第一上拉節點P1，所述第六電晶體M6的柵極連接至所述第一下拉節點Q1，所述第六電晶體M6的第一端連接至所述第三電壓端V3，所述第六電晶體M6的第二端連接至所述第二上拉節點P2，所述第七電晶體M7的柵極連接至所述第一下拉節點Q1，所述第七電晶體M7的第一端連接至所述第三電壓端V3，所述第七電晶體M7的第二端連接至所述第一輸出端Gout1。

為了製作方便，在本申請一實施例中，第一下拉控制模塊301和第二下拉控制模塊302的電路結構可以設計為相同的電路結構，即，所述第二下拉控制模塊302包括：第十四電晶體M14、第十五電晶體M15和第十六電晶體M16；

其中，所述第十四電晶體M14的柵極連接至所述第二下拉節點Q2，所述第十四電晶體M14的第一端連接至所述第三電壓端V3，所述第十四電晶體M14的第二端連接至所述第二上拉節點P2，所述第十五電晶體M15的柵極連接至所述第二下拉節點Q2，所述第十五電晶體M15的第一端連接至所述第三電壓端V3，所述第十五電晶體M15的第二端連接至所述第一上拉節點P1，所述第十六電晶體M16的柵極連接至所述第二下拉節點Q2，所述第十六電晶體M16的第一端連接至所述的第三電壓端V3，所述第十六電晶體M16的第二端連接至所述第二輸出端Gout2。

此外，在本申請其他實施例中，第一下拉控制模塊301和第二下拉控制模塊302的電路結構還可以設計為不同的電路結構，對此本申請不做具體限制，需要根據實際應用進行具體設計。

需要說明的是，在本申請實施例優選提供的第五電晶體M5、第六電晶體M6和第七電晶體M7的導通類型相同；以及，第十四電晶體M14、第十五電晶體M15和第十六電晶體M16的導通類型相同。

參考圖2所示，本申請實施例提供的所述第一時鐘控制模塊401包括：第八電晶體M8；

其中，所述第八電晶體M8的柵極連接至所述第一時鐘信號端CK1，所述第八電晶體M8的第一端連接至所述第三電壓端V3，所述第八電晶體M8的第二端連接至所述第一輸出端Gout1。

為了製作方便，在本申請一實施例中，第一時鐘控制模塊401和第二時鐘控制模塊402的電路結構可以設計為相同的電路結構，即，所述第二時鐘控制模塊402包括：第十七電晶體M17；

其中，所述第十七電晶體M17的柵極連接至所述第三時鐘信號端CK2，所述第十七電晶體M17的第一端連接至所述第三電壓端V3，所述第十七電晶體M17的第二端連接至所述第二輸出端Gout2。

此外，在本申請其他實施例中，第一時鐘控制模塊401和第二時鐘控制模塊402的電路結構還可以設計為不同的電路結構，對此本申請不做具體限制，需要根據實際應用進行具體設計。

參考圖2所示，本申請實施例提供的所述第一輸出模塊501包括：第九電晶體M9；

其中，所述第九電晶體M9的柵極連接至所述第一上拉節點P1，所述第九電晶體M9的第一端連接至所述第二時鐘信號端CKB1，所述第九電晶體M9的第二端連接至所述第一輸出端Gout1。

為了製作方便，在本申請一實施例中，第一輸出模塊501和第二輸出模塊502的電路結構可以設計為相同電路結構，即，所述第二輸出模塊502包括：第十八電晶體M18；

其中，所述第十八電晶體M18的柵極連接至所述第二上拉節點P2，所述第十八電晶體M18的第一端連接至所述第三時鐘信號端CK2，所述第十八電晶體M18的第二端連接至所述第二輸出端Gout2。

此外，在本申請其他實施例中，第一輸出模塊501和第二輸出模塊502的電路結構還可以設計為不同電路結構，對此本申請不做具體限制，需要根據實際應用進行具體設計。

為了保證第一電容C1能夠將第一輸出端Gout1的信號耦合至第一上拉節點P1，和為了保證第二電容C2能夠將第二時鐘信號端CKB1的信號耦合至第一下拉節點Q1，參考圖2所示，本申請實施例提供的所述第一電容C1的第一極板連接至所述第一輸出端Gout1，所述第一電容C1的第二極板連接至所述第一上拉節點P1，所述第二電容C2的第一極板連接至所述第二時鐘信號端CKB1，所述第二電容C2的第二極板連接至所述第一下拉節點Q1。

以及，為了保證第三電容C3能夠將第二輸出端Gout2的信號耦合至第二上拉節點P2，和為了保證第四電容C4能夠將第四時鐘信號端CKB2的信號耦合至第二下拉節點Q2，本申請實施例提供的所述第三電容C3的第一極板連接至所述第二輸出端Gout2，所述第三電容C3的第二極板連接至所述第二上拉節點P2，所述第四電容C4的第一極板連接至所述第四時鐘信號端CKB2，所述第四電容C4的第二極板連接至所述第二下拉節點Q2。

在實際應用中，由於柵極驅動電路包括有多級的上述實施例提供的掃描電路，為了保證柵極驅動電路能夠實現逐級輸出掃描信號的目的，在本申請實施例提供的掃描電路中，在同一時鐘周期內，所述第二時鐘信號端CKB1、第四時鐘信號端CKB2、第一時鐘信號端CK1和第三時鐘信號端CK2輸出的時鐘信號的相位依次滯後。其中，對於滯後的具體相位數值，本申請實施例不做具體限制，需要根據實際應用進行具體設計。

此外，本申請實施例提供的掃描電路優選為能夠實現雙向掃描的掃描電路，以使由該掃描電路組成的柵極驅動電路，能夠實現正向掃描和反向掃描。其中，在沿第一方向掃描時，所述第一級子電路先於所述第二級子電路輸出掃描信號；以及，在沿第二方向掃描時，所述第二級子電路先於所述第一級子電路輸出所述掃描信號。需要說明的是，對於第一方向和第二方向與正向和反向對應關係，本申請實施例不做具體限制。

下面結合驅動方法對本申請實施例提供的掃描電路的各個組成模塊和組成模塊的每個電晶體的接通和截止情況進行進一步的描述。需要說明的是，下面以高電平信號有效的掃描電路進行描述，即，以第一電晶體M1至第十八電晶體M18均為N型電晶體為例進行說明，以及，以第三電壓端V3的輸出信號為低電平，掃描電路的第一輸出端Gout1和第二輸出端Gout2的輸出信號為高電平為例進行說明。

結合圖1、圖2、圖3和圖4所示，對本申請實施例提供的驅動方法進行詳細說明，其中，本申請實施例提供的驅動方法，應用於上述的掃描電路，且驅動方法包括：第一階段T1、第二階段T2、第三階段T3和第四階段T4。

參考圖3所示，為本申請實施例提供的一種沿第一方向掃描的時序圖，即，沿第一級子電路至第二級子電路進行掃描，其中，第一電壓端DIR1的輸出信號為高電平，第二電壓端DIR2的輸出信號為低電平，在沿第一級子電路至第二級子電路進行掃描時：

在第一階段T1，第一輸入模塊101響應於第一控制端SET1的信號，而控制第一電壓端DIR1與第一上拉節點P1之間接通，以使第一上拉節點P1的信號為第一電壓端DIR1輸出的高電平；其中，第一上拉控制模塊201響應於第一上拉節點P1的信號而控制第一下拉節點Q1和第二下拉節點Q2分別與第三電壓端V3之間接通；第一時鐘控制模塊401響應第一時鐘信號CK1的信號，而控制第三電壓端V3與第一輸出端Gout1之間接通；第一輸出模塊501響應於第一上拉節點P1的信號而控制第二時鐘信號端CKB1與第一輸出端Gout1之間接通。

具體結合圖2和圖3所示，在第一階段T1，第一控制端SET1輸出高電平，進而控制第一電晶體M1導通，使得第一上拉節點P1的信號為第一電壓端DIR1輸出的高電平；第一上拉節點P1控制第三電晶體M3和第四電晶體M4導通，使得第一下拉節點Q1和第二下拉節點Q2的信號均為第三電壓端V3輸出的低電平；以及，第一上拉節點P1控制第九電晶體M9導通，第九電晶體M9將第二時鐘信號端CKB1輸出的低電平傳輸至第一輸出端Gout1；此外，第一時鐘信號端CK1輸出為高電平，進而控制第八電晶體M8導通，同時將第三電壓端V3輸出的低電平傳輸至第一輸出端Gout1。

在第二階段T2，第一輸出模塊501響應於第一上拉節點P1的信號，而控制第二時鐘信號端CKB1與所述第一輸出端Gout1之間接通，且第二時鐘信號端CKB1輸出信號為掃描信號；以及，第二輸入模塊102響應於第三控制端SET2的信號，而控制第一電壓端DIR1與第二上拉節點P2之間接通；其中，第一上拉控制模塊201響應於第一上拉節點P1的信號，而控制第一下拉節點Q1和第二下拉節點Q2分別與第三電壓端V3之間接通；第二上拉控制模塊202響應於第二上拉節點P2的信號，而控制第二下拉節點Q2和第一下拉節點Q1分別與第三電壓端V3之間接通；第二時鐘控制模塊402響應於第三時鐘信號端CK2的信號，而控制第三電壓端V3與第二輸出端Gout2之間接通；第二輸出模塊502響應於第二上拉節點P2的信號，而控制第四時鐘信號端CKB2與所述第二輸出端Gout2之間接通。

具體結合圖2和圖3所示，在第二階段T2，此時第九電晶體M9將第二時鐘信號端CKB1輸出的高電平(即掃描信號)傳輸至第一輸出端Gout1和第一電容C1的一極板，第一輸出端Gout1對其相應連接的柵極線進行掃描，且第一電容C1將連接另一極板的第一上拉節點P1的信號再次拉高。由於第一上拉節點P1的信號為更高的高電平，因而與第一上拉節點P1連通的電晶體保持在第一階段T1的狀態不變。另外，在第二階段T2時，第三控制端SET2同樣輸出為高電平信號，而控制第十電晶體M10導通，使得第二上拉節點P2的信號為第一電壓端DIR1輸出的高電平；第二上拉節點P2控制第十二電晶體M12和第十三電晶體M13導通，使得第三電壓端V3輸出的低電平分別傳輸至第二下拉節點Q2和第一下拉節點Q1，使得第一下拉節點Q1和第二下拉節點Q2的信號更加穩定；且第二上拉節點P2還控制第十八電晶體M18導通，使得第十八電晶體M18傳輸第四時鐘信號端CKB2輸出的低電平至第二輸出端Gout2；以及，第十七電晶體M17還由第三時鐘信號端CK2的高電平控制導通，使得第三電壓端V3輸出的低電平傳輸至第二輸出端Gout2，使得第二輸出端Gout2的信號更加穩定。

在第三階段T3，第二輸出模塊502響應於第二上拉節點P2的信號，而控制第四時鐘信號端CKB2與第二輸出端Gout2之間接通，且第四時鐘信號端CKB2輸出信號為掃描信號；以及，所述第一輸入模塊101響應於第二控制端RESET1的信號，而控制第二電壓端DIR2與第一上拉節點P1之間接通；第二上拉控制模塊202響應於第二上拉節點P2的信號，而控制第二下拉節點Q2和第一下拉節點Q1分別與所述第三電壓端V3之間接通；第一時鐘控制模塊401響應於第一時鐘信號端CK1的信號，而控制第三電壓端V3與第一輸出端Gout1之間接通。

具體結合圖2和圖3所示，在第三階段T3，此時第十八電晶體M18將第四時鐘信號端CKB2輸出的高電平(即掃描信號)傳輸至第二輸出端Gout2和第三電容C3的一極板，第二輸出端Gout2對與其相應連接的柵極線進行掃描，且第三電容C3將連接另一極板的第二上拉節點P2的信號再次拉高。由於第二上拉節點P2的信號為更高的高電平，因而與第二上拉節點P2連通的電晶體保持在第二階段T2的狀態不變。另外，在第三階段T3時，第二控制端RESET1輸出高電平，而控制第二電晶體M2導通，使得第一上拉節點P1的信號為第二電壓端DIR2輸出的低電平，此時，與第一上拉節點P1連通的電晶體均為截止狀態；且此時第八電晶體M8根據第一時鐘信號端CK1的高電平的控制導通，傳輸第三電壓端V3低電平至第一輸出端Gout1。

在第四階段T4，第二輸入模塊102響應於第四控制端RESET2的信號，而控制第二電壓端DIR2與第二上拉節點P2之間接通；第二電容C2將第二時鐘信號端CKB1輸出的高電平耦合至第一下拉節點Q1；第一下拉控制模塊301響應於第一下拉節點Q1的信號，而控制第一上拉節點P1、第二上拉節點P2和第一輸出端Gout1分別與第三電壓端V3接通。

具體的參考圖2和圖3所示，在第四階段T4，第四控制端RESET2輸出高電平，而控制第十一電晶體M11導通，使得第二上拉節點P2的信號為第二電壓端DIR2輸出的低電平信號；由於在第四階段T4時與第一上拉節點P1和第二上拉節點P2連接的電晶體均為截止狀態，因而，第二電容C2將第二時鐘信號端CKB1輸出的高電平耦合至第一下拉節點Q1，進而，第一下拉節點Q1控制第五電晶體M5、第六電晶體M6和第七電晶體M7導通，進而分別傳輸第三電壓端V3的低電平至第一上拉節點P1、第二上拉節點P2和第一輸出端Gout1，使得第二上拉節點P2和第一上拉節點P1的低電平更加穩定。

其中，在第四階段T4後，由於第二時鐘信號端CKB1和第四時鐘信號端CKB2交替輸出高電平，經過電容耦合後，使得第一下拉節點Q1和第二下拉節點Q2分別交替為高電平，進而，通過控制相應電晶體能夠持續控制第一上拉節點P1和第二上拉節點P2保持低電平，以對第一上拉節點P1和第二上拉節點P2進行全周期控制，使得掃描電路更加穩定。

以及，參考圖4所示，為本申請實施例提供的一種沿第二方向掃描的時序圖，即，沿第二級子電路至第一級子電路進行掃描，此時，第一電壓端DIR1和第二電壓端DIR2輸出的信號反相，即第一電壓端DIR1輸出低電平信號，而第二電壓端DIR2輸出高電平信號，其中，在沿所述第二級子電路至第一級子電路掃描時：

在第一階段T1，第二輸入模塊102響應於第四控制端RESET2的信號，而控制所述第二電壓端DIR2與所述第二上拉節點P2之間接通，以使第二上拉節點P2的信號為第二電壓端DIR2輸出的高電平；其中，第二上拉控制模塊202響應於第二上拉節點P2的信號，而控制第二下拉節點Q2和第一下拉節點Q1分別與第三電壓端V3之間接通；第二時鐘控制模塊402響應於第三時鐘信號端CK2的信號，而控制第三電壓端V3與第二輸出端Gout2之間接通；第二輸出模塊502響應於第二上拉節點P2的信號，而控制第四時鐘信號端CKB2與所述第二輸出端Gout2之間接通。

具體結合圖2和圖4所示，在第一階段T1，第四控制端RESET2輸出為高電平信號，而控制第十一電晶體M11導通，使得第二上拉節點P2的信號為第二電壓端DIR2輸出的高電平；第二上拉節點P2控制第十二電晶體M12和第十三電晶體M13導通，使得第三電壓端V3輸出的低電平分別傳輸至第二下拉節點Q2和第一下拉節點Q1；且第二上拉節點P2還控制第十八電晶體M18導通，使得第十八電晶體M18傳輸第四時鐘信號端CKB2輸出的低電平至第二輸出端Gout2；以及，第十七電晶體M17還由第三時鐘信號端CK2的高電平控制導通，使得第三電壓端V3輸出的低電平傳輸至第二輸出端Gout2，使得第二輸出端Gout2的信號更加穩定。

在第二階段T2，第二輸出模塊502響應於第二上拉節點P2的信號，而控制第四時鐘信號端CKB2與第二輸出端Gout2之間接通，且第四時鐘信號端CKB2輸出信號為掃描信號；以及，所述第一輸入模塊101響應於第二控制端RESET1的信號，而控制第二電壓端DIR2與第一上拉節點P1之間接通；第二上拉控制模塊202響應於第二上拉節點P2的信號，而控制第二下拉節點Q2和第一下拉節點Q1分別與所述第三電壓端V3之間接通；第一上拉控制模塊201響應於第一上拉節點P1的信號，而控制第一下拉節點Q1和第二下拉節點Q2分別與第三電壓端V3之間接通；第一時鐘控制模塊401響應於第一時鐘信號端CK1的信號，而控制第三電壓端V3與第一輸出端Gout1之間接通；以及，第一輸出模塊501響應於第一上拉節點P1的信號，而控制第二時鐘信號端CKB1與所述第一輸出端Gout1之間接通。

具體結合圖2和圖4所示，在第二階段T2，此時第十八電晶體M18將第四時鐘信號端CKB2輸出的高電平(即掃描信號)傳輸至第二輸出端Gout2和第三電容C3的一極板，第二輸出端Gout2對與其相應連接的柵極線進行掃描，且第三電容C3將連接另一極板的第二上拉節點P2的信號再次拉高。由於第二上拉節點P2的信號為更高的高電平，因而與第二上拉節點P2連通的電晶體保持在第二階段T2的狀態不變。另外，在第二階段T2時，第二控制端RESET1輸出高電平，而控制第二電晶體M2導通，使得第一上拉節點P1的信號為第二電壓端DIR2輸出的高電平，此時，第一上拉節點P1控制第三電晶體M3和第四電晶體M4導通，使得第一下拉節點Q1和第二下拉節點Q2的信號均為第三電壓端V3輸出的低電平，使得第一下拉節點Q1和第二下拉節點Q2的信號更加穩定；以及，第一上拉節點P1控制第九電晶體M9導通，第九電晶體M9將第二時鐘信號端CKB1輸出的低電平傳輸至第一輸出端Gout1；且此時第八電晶體M8根據第一時鐘信號端CK1的高電平的控制導通，傳輸第三電壓端V3低電平至第一輸出端Gout1，使得第一輸出端Gout1的信號更加穩定。

在第三階段T3，第一輸出模塊501響應於第一上拉節點P1的信號，而控制第二時鐘信號端CKB1與所述第一輸出端Gout1之間接通，且第二時鐘信號端CKB1輸出信號為掃描信號；以及，第二輸入模塊102響應於第三控制端SET2的信號，而控制第一電壓端DIR1與第二上拉節點P2之間接通；第一上拉控制模塊201響應於第一上拉節點P1的信號，而控制第一下拉節點Q1和第二下拉節點Q2分別與第三電壓端V3之間接通；第二時鐘控制模塊402響應於第三時鐘信號端CK2的信號，而控制第三電壓端V3與第二輸出端之間接通。

具體結合圖2和圖4所示，在第三階段T3，此時第九電晶體M9將第二時鐘信號端CKB1輸出的高電平(即掃描信號)傳輸至第一輸出端Gout1和第一電容C1的一極板，第一輸出端Gout1對其相應連接的柵極線進行掃描，且第一電容C1將連接另一極板的第一上拉節點P1的信號再次拉高。由於第一上拉節點P1的信號為更高的高電平，因而與第一上拉節點P1連通的電晶體保持在第一階段T1的狀態不變。另外，在第三階段T3時，第三控制端SET2同樣輸出為高電平信號，而控制第十電晶體M10導通，使得第二上拉節點P2的信號為第一電壓端DIR1輸出的低電平，此時，與第二上拉節點P2連通的電晶體均為截止狀態；且此時第十七電晶體M17由第三時鐘信號端CK2的高電平控制導通，使得第三電壓端V3輸出的低電平傳輸至第二輸出端Gout2。

在第四階段T4，第一輸入模塊101響應於第一控制端SET1的信號，而控制第一電壓端DIR1與第一上拉節點P1之間接通；第四電容C4將第四時鐘信號端CKB2輸出的高電平耦合至第二下拉節點Q2；第二下拉控制模塊302響應於第二下拉節點Q2的信號，而控制第二上拉節點P2、第一上拉節點P1和第二輸出端Gout2分別與第三電壓端V3接通。

具體的參考圖2和圖4所示，在第四階段T4，第一控制端SET1輸出高電平，而控制第一電晶體M1導通，使得第一上拉節點P1的信號為第一電壓端DIR1輸出的低電平；由於在第四階段T4時與第一上拉節點P1和第二上拉節點P2連接的電晶體均為截止狀態，因而，第四電容C4將第四時鐘信號端CKB2輸出的高電平耦合至第二下拉節點Q2，進而，第二下拉節點Q2控制第十四電晶體M14、第十五電晶體M15和第十六電晶體M16導通，進而分別傳輸第三電壓端V3的低電平至第二上拉節點P2、第一上拉節點P1和第二輸出端Gout2，使得第二上拉節點P2和第一上拉節點P1的低電平更加穩定。

其中，在第四階段T4後，由於第二時鐘信號端CKB1和第四時鐘信號端CKB2交替輸出高電平，經過電容耦合後，使得第一下拉節點Q1和第二下拉節點Q2分別交替為高電平，進而，通過控制相應電晶體能夠持續控制第一上拉節點P1和第二上拉節點P2保持低電平，以對第一上拉節點P1和第二上拉節點P2進行全周期控制，使得掃描電路更加穩定。

此外，本申請實施例還提供了一種柵極驅動電路，所述柵極驅動電路包括N級掃描電路為第一級掃描電路至第N級掃描電路，其中，每一級掃描電路均為上述任意一實施例所述的掃描電路，N為不小於2的整數。

其中，參考圖5所示，為本申請實施例提供的一種柵極驅動電路的結構示意圖，其中，定義相鄰兩級掃描電路為第i級掃描電路1i和第i+1級掃描電路1(i+1)，i為不大於N的正整數；

其中，所述第i級掃描電路1i的第一輸出端Gout1與所述第i+1級掃描電路1(i+1)的第一控制端SET1相連，所述第i+1級掃描電路1(i+1)的第一輸出端Gout1與所述第i級掃描電路1i的第二控制端RESET1相連；

所述第i級掃描電路1i的第二輸出端Gout2與所述第i+1級掃描電路1(i+1)的第三控制端SET2相連，所述第i+1級掃描電路1(i+1)的第二輸出端Gout2與所述第i級掃描電路1i的第四控制端RESET2相連。

進一步的，為了節省連線，參考圖5所示，在本申請一實施例中，奇數級掃描電路的第一時鐘信號端CK1為同一信號端、第二時鐘信號端CKB1為同一信號端、第三時鐘信號端CK2為同一信號端、第四時鐘信號端CKB2為同一信號端；以及，偶數級掃描電路的第一時鐘信號端CK1為同一信號端、第二時鐘信號端CKB1為同一信號端、第三時鐘信號端CK2為同一信號端、第四時鐘信號端CKB2為同一信號端。

以及，在本申請一實施例中，奇數級掃描電路的第一時鐘信號端CK1可以與偶數級掃描電路的第三時鐘信號端CK2為同一信號端；奇數級掃描電路的第二時鐘信號端CKB1可以與偶數級掃描電路的第四時鐘信號端CKB2為同一信號端。

需要說明的是，在本申請實施例提供的柵極驅動電路中，在正向掃描時，第一級掃描電路的第一控制端SET1和第三控制端SET2均通過外接信號線提供初始的控制信號；以及，在反向掃描時，第N級掃描電路的第二控制端RESET1和第四控制端RESET2均通過外接的信號線提供初始的控制信號。在本申請一實施例中，第一級掃描電路的第一控制端SET1和第N級掃描電路的第四控制端RESET2外接提供初始的控制信號的信號線可以為同一信號線；以及，第一級掃描電路的第二控制端SET2和第N級掃描電路的第三控制端RESET1外接提供初始的控制信號的信號線可以為同一信號線。

以及，在實際應用中，由於柵極驅動電路包括有多級的上述實施例提供的掃描電路，為了保證柵極驅動電路能夠實現逐級輸出掃描信號的目的，在本申請實施例提供的掃描電路中，在同一時鐘周期內，所述第二時鐘信號端CKB1、第四時鐘信號端CKB2、第一時鐘信號端CK1和第三時鐘信號端CK2輸出的時鐘信號的相位依次滯後。其中，對於滯後的具體相位數值，本申請實施例不做具體限制，需要根據實際應用進行具體設計。

最後，本申請實施例還提供了一種顯示裝置，具體參考圖6所示，為本申請實施例提供的一種顯示裝置的結構示意圖，其中，所述顯示裝置包括具有上述任意一實施例提供的柵極驅動電路的顯示面板10；

以及，在顯示裝置為液晶顯示裝置時，顯示裝置還包括為顯示面板10提供背光源(如箭頭所示)的背光源模組20。

需要說明的是，本申請對於提供的顯示裝置的類型不做具體限制，如在本申請其他實施例中，顯示裝置還可以為有機發光顯示裝置。

本申請實施例提供了一種掃描電路、柵極驅動電路及顯示裝置，包括有兩級子電路為第一級子電路和第二級子電路，兩級子電路逐級輸出掃描信號，且第一上拉節點、第二上拉節點、第一下拉節點和第二下拉節點不僅控制本級子電路中模塊工作，還兼顧控制另一級子電路中模塊進行工作，即通過第一級子電路和第二級子電路之間相互作用，而使單個子電路運行更加穩定，並且滿足柵極驅動電路的多樣性的需求。

對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或範圍的情況下，在其它實施例中實現。因此，本發明將不會被限制於本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的範圍。