一種基於5位lfsr實現的30計數加密計數器電路的製作方法

2023-04-24 07:52:11

一種基於5位lfsr實現的30計數加密計數器電路的製作方法
【專利摘要】本實用新型公開了一種基於5位LFSR實現的30計數加密計數器電路，包括第一至第五D觸發器、三輸入同或門、第一輸入埠、第二輸入埠、總輸出埠；其中，所述第一至第五D觸發器均包括數據輸入D端、數據輸出Q端，時鐘輸入C端，復位輸入R端，所述三輸入同或門包括輸入埠A、輸入埠B、輸入埠C和輸出埠Y，其邏輯關係為Y=!（A^B^C）；第一輸入埠給第一至第五D觸發器提供時鐘信號，第二輸入埠給第一至第五D觸發器提供復位信號。本實用新型利用LFSR結構進行加密計數器的設計可以達到大規模的精簡組合邏輯的效果，大大降低了版圖實現成本，並且由於計數時不是順序加一，進而能額外提供加密功能。
【專利說明】—種基於5位LFSR實現的30計數加密計數器電路
【技術領域】
[0001]本實用新型公開了一種基於5位LFSR實現計數30的加密計數器電路，具體為五位線性反饋移位寄存器實現的計數30的特殊狀態計數器電路，涉及CMOS電路【技術領域】。
【背景技術】
[0002]在數字電路大規模應用的今天，計數器做為數字電路的基本功能塊被大量使用，計數器分為兩種:滿狀態計數和非滿狀態計數。滿狀態計數是指計數個數為2N, N為計數器的位數，對於滿狀態計數器來說，結構實現起來相對簡單，由觸發器加上簡單組合邏輯即可；但對於非滿狀態計數器來說，若採用順序加一法，結構實現所需的組合邏輯非常複雜，也即大大增加了版圖實現所需的面積，而面積等於成本。針對30個狀態的計數器，現有的常規實現方法如下:
[0003]0、1、2、3...28、29、0、1...循環往復，實現此計數器需要5位觸發器，定義觸發器的數據輸出端為 Q〈4>、Q〈3>、Q〈2>、Q〈l>、Q〈0>，輸入端為 D〈4>、D〈3>、D〈2>、D〈l>、D〈0>，其位從高到低分別為4、3、2、1、0 ；
[0004]為了在電路級對上面的計數器進行實現，需要進行卡諾圖的化簡，最終的結果:
[0005]第〈0>位的實現:輸入端為輸出端直接取反，D〈0> =~Q〈0> ；
[0006]第〈1>位的實現:輸入端為第2、3、4位的輸出與非然後和第1、0位異或的結果再與，比較複雜，其表達式:D〈l> =(~(Q〈4> & Q & Q<2?) & (Q〈l> ~ Q〈0>)；
[0007]第〈2>位的實現:輸入端為第2、3、4位的輸出與非然後和第1、0非位異或的結果以及第2異或1、0位與然後再與，表達式為:
[0008]D = (Q & Q & Q & (~Q〈1>) & Q〈0>)) & (Q ' (Q &Q<0?)；
[0009]第〈3>位的實現:輸入端為第0、2、3、4位的輸出與非然後和第3異或2、1、0位與然後再與，表達式為:
[0010]D = (Q & Q & Q & Q〈0>)) & (Q ' (Q & Q & Q〈0>))；
[0011]第〈4>位的實現:輸入端為第0、2、3、4位的輸出與非然後和第4異或3、2、1、0位與然後再與，表達式為:
[0012]D = (Q & Q & Q & Q<0?) & (Q ' (Q & Q & Q &Q〈0>))。
[0013]這種方法最終實現的仿真波形示意圖如圖3所示，現有技術的組合邏輯相對複雜，電路實現所需要的版圖相對較大，成本較高，同時無法具備加密功能。
[0014]線性反饋移位寄存器(LFSR, linear feedback shift register)是指「給定前一狀態的輸出，將該輸出的線性函數再用作輸入的位移寄存器」，利用LFSR結構來實現計數器的設計是一種新的設計思路。
實用新型內容[0015]本實用新型所要解決的技術問題是:針對現有技術的缺陷，提供一種基於5位LFSR實現的30計數加密計數器電路，利用LFSR結構針對狀態數為30個的非滿狀態計數器進行設計。
[0016]本實用新型為解決上述技術問題採用以下技術方案:
[0017]一種基於5位LFSR實現的30計數加密計數器電路，包括第一至第五D觸發器、三輸入同或門、第一輸入埠、第二輸入埠、總輸出埠 ；
[0018]其中，所述第一至第五D觸發器均包括數據輸入端(D)、數據輸入端(Q)，時鐘輸入端(C)，復位輸入端(R)，所述三輸入同或門包括輸入埠 A、輸入埠 B、輸入埠 C和輸出埠 Y，其邏輯關係為Y=! (A~B~C);第一輸入埠給第一至第五D觸發器提供時鐘信號，第二輸入埠給第一至第五D觸發器提供復位信號；
[0019]第一至第五D觸發器的時鐘輸入端(C)相互連接後接入第一輸入埠，第一至第五D觸發器的復位輸入端(R)相互連接後接入第二輸入埠 ；第一 D觸發器的數據輸入端
(D)與三輸入同或門的輸出埠 Y相連接，第一 D觸發器的數據輸入端(Q)與第二 D觸發器的數據輸入端(D)相連接並接入總輸出埠，第二 D觸發器的數據輸入端(Q)與第三D觸發器的數據輸入端(D)相連接並接入總輸出埠，第三D觸發器的數據輸入端(Q)與第四D觸發器的數據輸入端(D)相連接並接入總輸出埠，第四D觸發器的數據輸入端(Q)與第五D觸發器的數據輸入端(D)相連接並接入總輸出埠，三輸入同或門的輸入埠 A與第四D觸發器的數據輸入端(Q)相連接，三輸入同或門的輸入埠 B與第二 D觸發器的數據輸入端(Q) 連接，三輸入同或門的時鐘輸入端(C)與第五D觸發器的數據輸入端(Q)相連接並接入總輸出埠，三輸入同或門的輸出埠 Y與第一 D觸發器的數據輸入端(D)相連接。
[0020]作為本實用新型的進一步優選方案，所述D觸發器的型號為:74LS174_6D或者74LS273-8D 或者 74LS364-8D 或者 74LS374-8D 或者 74LS377-8D 或者 74LS378-6D 或者MC14174-6D。
[0021]作為本實用新型的進一步優選方案，所述第一至第五D觸發器從高位到低位依次為:第五D觸發器、第四D觸發器、第三D觸發器、第二 D觸發器、第一 D觸發器。
[0022]本實用新型採用以上技術方案與現有技術相比，具有以下技術效果:利用LFSR結構進行加密計數器的設計可以達到大規模的精簡組合邏輯的效果，大大降低了版圖實現成本，並且由於計數時不是順序加一，進而能額外提供加密功能。
【專利附圖】

【附圖說明】
[0023]圖1是現有技術中常規算法的實際線路圖。
[0024]圖2是本實用新型所採用的LFSR加密計數器電路的實際線路圖，
[0025]其中:其中U(TU4分別是第一 D觸發器至第四D觸發器，每個D觸發器包括4個埠:D端為數據輸入端，Q端為數據輸出端，C端為時鐘輸入端，R端為復位輸入端；U5是三輸入同或門，包括三個輸入埠:A、B、C，一個輸出埠 Y，邏輯關係為Y=! (A~B~C);clk、rst是兩個輸入埠，q〈4:0>是一組輸出埠。
[0026]圖3是現有技術中常規算法的仿真波形示意圖。
[0027]圖4是本實用新型所採用的LFSR加密計數器電路的仿真波形示意圖。【具體實施方式】
[0028]本實用新型計數器的實現結構具體如下:採用5位觸發器，定義觸發器的數據輸出端為 Q〈4>、Q〈3>、Q〈2>、Q〈l>、Q〈0>，輸入端為 D〈4>、D〈3>、D〈2>、D〈l>、D〈0>，從高位到低位依次分別為4、3、2、1、0 ；
[0029]第〈0>位的實現:輸入端為第1、3、4位的同或，D〈0> =~(Q〈l> ~ Q ~ Q)；
[0030]第〈1>位的實現:輸入端直接為第〈0>的輸出，D〈l> = Q ；
[0031]第〈2>位的實現:輸入端直接為第〈1>的輸出，D〈2> = Q〈l> ；
[0032]第〈3>位的實現:輸入端直接為第〈2>的輸出，D = Q ；
[0033]第〈4>位的實現:輸入端直接為第〈3>的輸出，D〈4> = Q〈3>。
[0034]下面結合附圖對本實用新型的技術方案做進一步的詳細說明:
[0035]現有技術中常規算法的實際線路圖如圖1所示，本實用新型所採用的LFSR加密計數器電路的實際線路圖如圖2所示，所採用的器件均是標準的數字電路基本單元:D觸發器、與或非門等組成。D觸發器的具體型號 可以選擇以下幾種:74LS174-6D、74LS273-8D、74LS364-8D、74LS374-8D、74LS377-8D、74LS378-6D、MC14174-6D。相比較之下，明顯可以看到本實用新型算法大大簡化了電路的實現結構，本實用新型實現的計數30的結構明顯比常規加I方式實現的線路複雜度要低的多，也就對應著大大減少了版圖實現的面積，從而降低了成本。
[0036]這裡詳細描述圖2中各器件的連接關係:
[0037]圖2所示本實用新型的計數器共有6個器件組成，器件編號分別標註在圖上:U0、U1、U2、U3、U4、U5。其中U0~U4是D觸發器，U5是三輸入同或門，均為數字電路標準單元，圖中所示的D觸發器有4個埠:D端為數據輸入端，Q端為數據輸出端，C端為時鐘輸入端，R端為復位輸入端。三輸入同或門有三個輸入埠 A、B、C，一個輸出埠 Y，邏輯關係為Y=!(A~B~C)。
[0038]計數器有兩個輸入埠 clk、rst，一組輸出埠 q〈4:0>，clk提供D觸發器的時鐘信號，rst提供D觸發器的復位信號。所有的觸發器C端都接在一起，連到外部埠 clk，所有的觸發器R端都接在一起，連到外部埠 rst，UO的D端接U5的Y端，UO的Q端接Ul的D端，Ul的Q端接U2的D端，U2的Q端接U3的D端，U3的Q端接U4的D端，U5的A端接U3的Q端，U5的B端接Ul的Q端，U5的C端接U4的Q端，U5的Y端接UO的D端。
[0039]現有技術中常規算法的仿真波形示意圖如圖3所示，本實用新型所採用的LFSR加密計數器電路的仿真波形示意圖如圖4所示。從圖3、圖4的波形圖中可以看，出兩種計數器都完成了 30個一循環的計數狀態，現有技術的線路設計實現的計數順序是:
[0040]0、1、2...29,0,1...,這樣的循環計數；
[0041]本實用新型實現的計數順序是:
[0042]0、1、3、6、12、24、17、2、4、9、18、5、11、23、15、31、30、28、25、19、7、14、29、27、22、13、26、20、8、16、0...，同樣實現了 30個狀態的循環計數，與現有技術所需要實現的功能一致。
[0043]從仿真結果的對比我們可以看出，兩種結構都實現了計數到30的功能，但是LFSR算法的輸出具有偽隨機特性，也及擁有了加密功能，相對普通加I算法來說，有一定的自我保護和防破解的功能。[0044]上面結合附圖對本實用新型的實施方式作了詳細說明，但是本實用新型並不限於上述實施方式，在本領域普通技術人員所具備的知識範圍內，還可以在不脫離本實用新型宗旨的前提下做出各種變化。
【權利要求】
1.一種基於5位LFSR實現的30計數加密計數器電路，其特徵在於:包括第一至第五D觸發器、三輸入同或門、第一輸入埠、第二輸入埠、總輸出埠 ； 其中，所述第一至第五D觸發器均包括數據輸入端(D)、數據輸入端(Q)，時鐘輸入端(C)，復位輸入端(R)，所述三輸入同或門包括輸入埠 A、輸入埠 B、輸入埠 C和輸出埠 Y，其邏輯關係為Y=! (A~B~C);第一輸入埠給第一至第五D觸發器提供時鐘信號，第二輸入埠給第一至第五D觸發器提供復位信號； 第一至第五D觸發器的時鐘輸入端(C)相互連接後接入第一輸入埠，第一至第五D觸發器的復位輸入端(R)相互連接後接入第二輸入埠 ；第一 D觸發器的數據輸入端(D)與三輸入同或門的輸出埠 Y相連接，第一 D觸發器的數據輸入端(Q)與第二 D觸發器的數據輸入端(D)相連接並接入總輸出埠，第二 D觸發器的數據輸入端(Q)與第三D觸發器的數據輸入端(D)相連接並接入總輸出埠，第三D觸發器的數據輸入端(Q)與第四D觸發器的數據輸入端(D)相連接並接入總輸出埠，第四D觸發器的數據輸入端(Q)與第五D觸發器的數據輸入端(D)相連接並接入總輸出埠，三輸入同或門的輸入埠 A與第四D觸發器的數據輸入端(Q)相連接，三輸入同或門的輸入埠 B與第二 D觸發器的數據輸入端(Q)相連接，三輸入同或門的時鐘輸入端(C)與第五D觸發器的數據輸入端(Q)相連接並接入總輸出埠，三輸入同或門的輸出埠 Y與第一 D觸發器的數據輸入端(D)相連接。
2.如權利要求1所述的一種基於5位LFSR實現的30計數加密計數器電路，其特徵在於，所述D觸發器的型號為:74LS174-6D或者74LS273-8D或者74LS364-8D或者74LS374-8D或者 74LS377-8D 或者 74LS378-6D 或者 MC14174-6D。
3.如權利要求1所述的 一種基於5位LFSR實現的30計數加密計數器電路，其特徵在於，所述第一至第五D觸發器從高位到低位依次為:第五D觸發器、第四D觸發器、第三D觸發器、第二 D觸發器、第一 D觸發器。
【文檔編號】H03K23/72GK203775186SQ201420106058
【公開日】2014年8月13日 申請日期:2014年3月11日 優先權日:2014年3月11日
【發明者】唐宋 申請人:無錫市晶源微電子有限公司