電流相加型dac的製作方法

2023-04-23 16:12:26

專利名稱：電流相加型dac的製作方法
技術領域：
本發明涉及電流相加型DAC,尤其涉及削減不需要的功耗的技術。
背景技術：
目前，半導體工藝正在向微細化發展，但模擬電路模塊與數字電 路模塊不同，即使工藝微細化也不會使面積小型化。另外，由於一個 LSI的多功能化，因此功耗有增加的趨勢，使削減功耗成為重大課題。
以往，作為電流相加型DAC已知具有如下結構包括數量與數 字輸入信號的位數相對應的多個電流源、和用於生成將從這些電流源 流出的電流值調整為預定值的偏置電壓的偏置電路，當輸入數字輸入 信號時，按照該數字輸入信號值來選擇從上述多個基本電流源流至模 擬輸出端子的電流，並將這些選擇的電流相加後使其從模擬輸出端子 輸出。
在這種電流相加型DAC中，具有多個系統具備相同的結構而被 多通道化的電流相加型DAC,以使得可以一個多用。在該多通道電 流相加型DAC中，為了減小其面積，往往在多通道中共用上述偏置 電路。
圖8表示電流相加型DAC的結構的一例。在該圖中，II、 12…為 多個電流源，DS為數字輸入信號，1為偏置電路，3為模擬輸出端子， 4為穩定電容，SW1、 SW2…為開關電路，按照上述數字輸入信號DS 的值，將上述各電流源Il...的電流切換到上述模擬輸出端子3和接地端。
該電流相加型DAC具有與數字輸入信號DS的位數對應的電流 源Il,..。例如，在溫度計式的情況下，若數字輸入信號DS為8位，則有256個電流源，若數字輸入信號DS為IO位，則有1024個電流 源。另外，在二進位式的情況下，若為8位，則具有加權的8個電流 源。按照上述數字輸入信號DS的值來切換上述開關電路SW1…，僅 與上述數字輸入信號DS的值對應的量的電流流到上述模擬輸出端子 3，得到模擬輸出。在從上述偏置電路1輸出的偏置電壓的輸出路徑 上連接有用於減小由串擾(crosstalk)等產生的噪聲的影響的穩定電 容4。
上述開關SW1…通常使用電晶體來構成。圖9是上述開關電路 SW1的一例。在該圖中，數字輸入信號DS被解碼器10解碼後，被 輸入到構成開關SW1的兩個Pch電晶體Pl、 P2中的一個電晶體Pl 的柵極，並且翻轉後被輸入到另一個Pch電晶體P2的柵極。而且， 當解碼後的數位訊號的對應值為"L"電平時，接收該數位訊號的Pch 電晶體P1導通，將電流源II的電流連接至模擬輸入端子3,而當解 碼後的翻轉數位訊號的對應值為"H"電平時，另一個Pch電晶體P2 導通，將電流源II的電流接地。
圖IO表示將如上述那樣的電流相加型DAC多通道化的結構。圖 IO是兩通道A、 B的情況。上述偏置電路1的偏置電壓的輸出共用於 兩通道A、 B的各電流源的電流調整。
以往，在這種多通道電流相加型DAC中，作為變更所有電流源 的電流流到才莫擬輸入端子時的合計電流即滿標電流的方法，有切換偏 置電^^的偏置電壓的方法。例如，在專利文獻l中，通過切換偏置電 路生成的偏置電壓來變更從各電流源流出的電流值，變更滿標電流。
專利文獻l:日本特開平8-274642號公報(第三一第四頁、圖1)

發明內容
然而，在上述現有的多通道電流相加型DAC中，由於多通道共 用偏置電路，因此所有通道的滿標電流由偏置電路唯一地確定，不能 單獨地變更各個通道的滿標電流。因此，在產品-沒計時，符合滿標電 流需要最大的情況來設計，結果在使用時，在一個通道需要該滿標電流的情況下，不需要該滿標電流的其他通道常常也無用地消耗該滿標
電流，存在功耗無益地增大的缺點。另外，在單通道電流相加型DAC、 或多通道電流相加型DAC的全部通道中，當在變更滿標電流的情況 下要變更偏置電壓來變更滿標電流值時，需要進行用於穩定偏置電壓 的電容的充放電，具有需要與之對應的時間的缺點。
本發明為了克服上述缺陷，在多通道電流相加型DAC中，採用 如下結構在各通道中進 一 步由多個小電流的電流源分別構成多個電 流源，可根據需要使多個小電流的電流源的一部分停止。
即，本發明的電流相加型DAC包括多個通道， 一個通道的結構 為包括數量與數字輸入信號的位數對應的基本電流源；按照上述數 字輸入信號的值選擇從上述多個基本電流源流向模擬輸出端子的電 流；將這些選擇的電流相加後使其從才莫擬輸出端子輸出，該電流相加 型DAC的特徵在於還包括偏置電路，由上述多個通道共用，生成 設定上述多個基本電流源的電流值的一個偏置電壓，並且，在上述多 個通道中的至少一個通道中，上述多個基本電流源分別由多個分支電 流源構成，包括按照每個上述基本電流源對構成該基本電流源的上述 多個分支電流源的任一個進行斷開控制的控制電路。
本發明的特徵在於在上述電流相加型DAC中，構成一個基本 電流源的多個分支電流源流出^L此相同的值的電流。
本發明的特徵在於在上述電流相加型DAC中，構成一個基本 電流源的多個分支電流源流出彼此不同的值的電流。
在本發明的特徵在於在上述電流相加型DAC中，構成一個基 本電流源的多個分支電流源為兩個。
本發明的特徵在於在上述電流相加型DAC中，從上述偏置電 路向上述各基本電流源的多個分支電流源提供偏置電壓，上述控制電 路包括對每個上述各基本電流源停止從上述偏置電路向多個分支電 流源的至少 一 個供給偏置電壓的選擇電路。
本發明的特徵在於在上述電流相加型DAC中，上述各分支電 流源由連接在預定電源電壓的電源上的P型電晶體構成，上述控制電路包括切換用於使上述P型電晶體導通的導通側偏置電壓和用於使 上述P型電晶體截止的截止側偏置電壓來提供給構成上述各分支電 流源的P型電晶體的選擇電路。
本發明的特徵在於在上述電流相加型DAC中，上述控制電路 提供給上述P型電晶體的截止側偏置電壓是上述電源的電源電壓。
本發明的特徵在於在上述電流相加型DAC中，上述各分支電 流源由連接在接地電源上的N型電晶體構成，上述控制電路包括切
換用於使上述N型電晶體導通的導通側偏置電壓和用於使上述N型 電晶體截止的截止側偏置電壓來提供給構成上述各分支電流源的N
型電晶體的選擇電路。
本發明的特徵在於在上述電流相加型DAC中，上述控制電路 提供給上述N型電晶體的截止側偏置電壓是上述接地電源的接地電壓。
本發明的特徵在於在上述電流相加型DAC中，還包括與上述 各分支電流源串聯連接的串聯電晶體，上述控制電路包括切換用於 使上述各串聯電晶體導通的導通側偏置電壓和用於使上述各串聯晶 體管截止的截止側偏置電壓來提供給上述各串聯電晶體的選擇電路。
本發明的特徵在於在上述電流相加型DAC中，上述各分支電 流源由連接在預定電源電壓的電源上的P型電晶體構成，上述各串聯 電晶體由P型電晶體構成，上述控制電路提供給上述串聯電晶體的截 止側偏置電壓是上述電源的電源電壓。
本發明的特徵在於在上述電流相加型DAC中，上述各分支電 流源由連接在接地電源的N型電晶體構成，上述各串聯電晶體由N 型電晶體構成，上述控制電路提供給上述串聯電晶體的截止側偏置電 壓是上述接地電源的接地電壓。
本發明的特徵在於在上述電流相加型DAC中，還包括開關電 路，與上述各分支電流源對應地配置，按照上述數字輸入信號選擇是 否向上述模擬輸出端子輸出對應的分支電流源的電流，上述控制電路 對與構成 一 個基本電流源的多個分支電流源對應的多個開關電路中的至少 一個輸出選擇信號後使之開路，對對應的分支電流源進行斷開 控制。
本發明的特徵在於，在上述電流相加型DAC中，上述各開關電 路包括第一電晶體，與對應的分支電流源連接，並且與上述模擬輸 出端子連接；第二電晶體，與上述對應的分支電流源連接，並且與接 地電源連接；第一邏輯電路，連接在上述第一電晶體的柵極上，並接 收上述數字輸入信號和來自上述控制電路的選擇信號；以及第二邏輯 電路，連接在上述第二電晶體的柵極上，並接收上述數字輸入信號的 反相信號和來自上述控制電路的選擇信號。
本發明的電流相加型DAC具有如下結構包括數量與數字輸入 信號的位數對應的基本電流源；按照上述數字輸入信號的值選擇從上 述多個基本電流源流向才莫擬輸出端子的電流；將這些選擇的電流相加 後使其從模擬輸出端子輸出，該電流相加型DAC的特徵在於還包 括生成設定上述多個基本電流源的電流值的 一 個偏置電壓的偏置電 路，並且，上述多個基本電流源分別由多個分支電流源構成，還包括 按照每個上述基本電流源對構成該基本電流源的上述多個分支電流 源的任一個進行斷開控制的控制電路。
如上所述，根據本發明的電流相加型DAC,在各通道中分別由 兩個以上的分支電流源構成多個基本電流源的每 一 個，對基本電流源 的每一個，若停止其兩個以上的電流源的一部分，則本通道的滿標電 流被限制為較小值。並且，在滿標電流被限制為較小值時，在與數字 輸入信號的位數對應的多個基本電流源中，分別至少 一個分支電流源 進行動作，因此不會降低電流相加型DAC的解析度。而且，各基本 電流源由兩個以上的電流源構成，面積與基本電流源大致相同，因此 也能控制電流相加型DAC的價格。
另外，根據本發明的電流相加型DAC,能夠不變更偏置電路的 偏置電壓等地僅用內部控制電路的控制信號可變地調整滿標電流的 值。
如上述說明的那樣，根據本發明的多通道電流相加型DAC，能夠不降低分解度，使各通道的滿標電流大小可調，因此能夠有效地削 減不需要的功耗。
另外，根據本發明的電流相加型DAC，可僅用內部控制電路的 控制信號來可變地調整滿標電流的值。


圖1是表示第一實施方式的電流相加型DAC的整體結構的圖。 圖2是表示第二實施方式的電流相加型DAC的具體結構的圖。 圖3是表示第二實施方式的電流相加型DAC的變形例的圖。 圖4是表示第三實施方式的電流相加型DAC的具體結構的圖。 圖5是表示第三實施方式的電流相加型DAC的變形例的圖。 圖6是表示第四實施方式的電流相加型DAC的整體結構的圖。 圖7是表示第四實施方式的電流相加型DAC所使用的開關電路 的具體結構的圖。
圖8是表示現有的電流相加型DAC的整體結構的圖。
圖9是表示現有的電流相加型DAC所使用的開關電路的結構的圖。
圖IO是表示現有的兩通道電流相加型DAC的整體結構的圖。
符號說明
I、 1' 偏置電路
3 模擬輸出端子
4 穩定電容 7 控制電路 10 解碼器
DS 數字輸入信號 BS 偏置電壓信號
II、 12 基本電流源
III、 112 分支電流源Sal、 Sa2、 Sal'、 S a2'選才奪電3各 P11 P22 Pch電晶體 N11 N22 Nch電晶體 vps 電源
Cdll Cd22串聯電晶體 SW1、 SW2開關電鴻_ SWll、 SW12分支開關電路 sellA、 sel2A 接通/斷開控制信號
Tl 第一電晶體
T2 第二電晶體
12 第一 NAND電路(邏輯電路)
13 第二 NAND電路(邏輯電路)
具體實施例方式
以下，參照附圖"i兌明本發明的實施方式。 (第一實施方式)
圖1表示本發明實施方式1的電流相加型DAC的結構。
該圖的電流相加型DAC表示兩通道的電流相加型DAC。兩通道 的結構相同，因此只說明兩通道A、 B中的一個通道A。
在上述通道A中，1是與上述通道B共用的偏置電路，DS是數 字輸入信號。II、 12…是基本電流源，數量與上述數字輸入信號DS 的位數對應，在溫度計式的情況下，若為8位則有256個，若為10 位則有1024個。另外，在二進位式的情況下，若為8位則具有加權 的8個基本電流源。在該圖中，僅示出2個。
另外，SW1、 SW2…為開關電路，數量與上述基本電流源Il...相 同，用上述數字輸入信號DS進行控制。3是模擬輸出端子，上述基 本電流源11…經由上述對應的開關電路SW1…與該模擬輸出端子3 相連接。上述各開關電路SW1…將對應的基本電流源Il...切換到上 述模擬輸出端子3側和接地側。並且，上述各基本電流源II、 12分別由兩個分支電流源(111、 112)、 (121、 122)構成。上述偏置電if各1向各基本電流源II、 12的分 支電流源(111、 112)、 (121、 122)提供設定各基本電流源II、 12的 電流值的一個偏置電壓信號BS。這些分支電流源的電流值被設定為 彼此相同的值。在該偏置電壓信號BS的供給路徑上連接使上述偏置 電壓信號BS的值穩定為一定值的穩定電容4，並且配置有控制電路7。 上述控制電路7具有與各基本電流源II、 12…中的分支電流源的數量 相等的兩個選擇電路Sal、 Sa2。 一個選擇電路Sal被配置在對基本電 流源II、 12的第一分支電流源111、 121提供偏置電壓信號BS的供給 路徑上，另一個選擇電流Sa2被配置在對基本電流源II、 12的第二分 支電流源I12、 122提供偏置電壓信號BS的供給路徑上。這些選擇電 路Sal、 Sa2都由從控制電路7輸出的導通/截止(接通/斷開)選擇信 號SellA、 Sel2A進行控制。
對於通道B，上述控制電路7對選擇電路Sal、 Sa2輸出與通道A 中的導通/截止選擇信號SellA、 Sel2A不同的導通/截止信號SellB、 Sel2B。
在本實施方式中，基本電流源Il、 12…全部導通時的電流相加型 DAC的滿標電流為所有的基本電流源11、12…的電流流到上述模擬輸 出端子3時的電流值。
此刻，當通道A的滿標電流只要求為通道B的滿標電流的一半 時，控制電路7根據導通/截止選擇信號Sel2A只斷開選擇電路Sa2, 使各基本電流源II、 12的第二分支電流源112、 122停止。結果僅各 基本電流源Il、 12的第一分支電流源111、 121動作，通道A的滿標 電流變為通道B的滿標電流的一半。因此，能夠削減通道A中不需 要的功率。
並且，在基本電流源II、 12中，第一分支電流源111、 121分別 進行動作，因此解析度不會降低。
(第二實施方式)接著，說明本發明的第二實施方式。
圖2表示本發明第二實施方式的電流相加型DAC的結構。
在圖2所示的電流相加型DAC中，分支電流源Ill、 112、 121、 122分別由源極連接在具有預定值的電源電壓的電源vps上的Pch晶 體管Pll、 P12、 P21、 P22構成，基本電流源II的兩個Pch電晶體(第 一分支電流源和第二分支電流源)Pll、 P12的漏極連接在開關電路 SW1上，基本電流源12的兩個Pch電晶體(第一分支電流源和第二 分支電流源)P21、 P22的漏極連接在開關電路SW2上。
而且，偏置電路1'除了輸出設定各基本電流源Il...的電流值的 偏置電壓信號BS、換句話說使各分支電流源Ill...導通的導通側的偏 置電壓之外，還輸出設定為上述電源vps的電源電壓v的截止側偏置 電壓來作為使上述各分支電流源111... (Pch電晶體Pll...)截止的電 壓。另外，選擇電路Sal'將輸入到第一分支電流源(Pch電晶體Pll、 P21 )的柵極的電壓切換到來自上述偏置電路1'的導通側偏置電壓BS 和截止側偏置電壓v。同樣地，選擇電路Sa2'將輸入到第二分支電流 源(Pch電晶體P12、 P22)的柵極的電壓切換到來自上述偏置電路1' 的導通側偏置電壓BS和截止側偏置電壓v。其他結構與上述第一實 施方式相同，因此省略其說明。
在本實施方式的電流相加型DAC中，例如在通道A中，選擇電 路Sal'、 Sa2'都選擇導通側偏置電壓BS時，滿標電流為各基本電流 源Il、 12的第一和第二Pch電晶體P11、 P12、 P21、 P22全部導通時 的電流值的合計值。
對此，當一個選擇電路Sa2'選擇截止側偏置電壓v時，各基本 電流源Il、 12的第二 Pch電晶體P12、 P22截止，因此滿標電流變為 僅各基本電流源II、 12的第一Pch電晶體Pll、 P21導通時的電流值 的合計值。
因此，在本實施方式的電流相加型DAC中，能夠不降低解析度 地變更各通道A、 B的滿標電流的大小。
偏置電路l'生成的偏置電壓信號BS是使Pch電晶體P11、P12…導通的電壓，該電壓為了將這些電晶體PI 1 ...的電流值確定為所需的 值而需要高精度地設定為目標值。而截止側偏置電壓V只要設定在可 使Pch電晶體Pll…截止的電壓範圍內即可，不需要高精度地設定為 一個電壓值，因此當設定為電源vps的電源電壓V時是很容易實現的。 圖3表示上述第二實施方式的變形例。在上述第二實施方式中， 由Pch電晶體構成了電流相加型DAC的分支電流源，但在本變形例 中，變更為Nch電晶體，隨著其變更，成為電源電壓和接地電壓與第 二實施方式相反的結構。其他結構與第二實施方式相同，因此省略其 說明。
在圖1 圖3中，選擇電路Sal、 Sa2、 Sal'、 Sa2'分別配置在從 偏置電路l、 1'向第一分支電流源111、 112提供偏置電壓信號BS的 供給路徑上和從偏置電路1、 1'向第二分支電流源121、 122提供偏置 電壓信號BS的供給路徑上，但也可以是任一個。 (第三實施方式)
圖4表示本發明的第三實施方式的電流相加型DAC的結構。
在該圖的電流相加型DAC中，是將上述圖2的電流相加型DAC 的結構變形後的結構。
即，對由Pch電晶體構成的分支電流源Ill...提供來自偏置電路 l'的導通側偏置電壓信號BS。另外，在上述分支電流源111、 112… 上分別串聯連接由Pch電晶體構成的第一、第二串聯電晶體(cascode transistor) Cdll、 Cdl2…的源極,在這些串聯電晶體Cdll、 Cdl2… 的漏極上連接對應的開關電路SW1、 SW2。
並且，選擇電路Sal'將輸入到上述第一串聯電晶體Cdll、 Cd21 的柵極的電壓切換到來自上述偏置電路l'的導通側偏置電壓BS和截 止側偏置電壓v。另外，選擇電路Sa2'將輸入到第二串聯電晶體Cd 12 、 Cd22的柵極的電壓切換到來自上述偏置電路l'的導通側偏置電壓BS 和截止側偏置電壓v。其他結構與上述第一實施方式相同，因此省略 其說明。
因此，在本實施方式的電流相加型DAC中，可通過各串聯電晶體Cdll…的導通/截止來控制各分支電流源111…的導通/截止，除了
可使各通道a、 b的滿標電流變更大小之外，還在各分支電流源ni…
上分別串聯連接有對應的串聯電晶體Cdl1…，因此能夠使來自各分
支電流源Ill...的電流進一步恆流化。
也可以只具有選擇電路Sal'、 Sa2'的任意一個。 圖5表示本實施方式的變形例。在第三實施方式的圖4中，由 Pch電晶體構成了分支電流源Ill...和串聯電晶體Cdl1…，但在本變 形例中，是由Nch電晶體構成的。隨著其變更，成為電源電壓和接地 電壓與第三實施方式相反的結構。其他結構與第二實施方式相同，因 此省略其i兌明。
(第四實施方式)
圖6表示本發明第四實施方式的電流相加型DAC的結構。 在本實施方式中，如圖l那樣，不設置選擇電路Sal、 Sa2…而使 開關電路SW具有這些選擇電路的功能。
即，在圖6的電流相加型DAC中，在各分支電流源111、 112、 121、 122上分別串聯連接分支開關電路SW11、 SW12、 SW21、 SW22。 這些分支開關電路SW11…分別具有什麼也不連接的開路端子op，並 且按照數字輸入信號DS和導通/截止選擇信號SellA、 Sel2A來將對 應的分支電流源111…切換到模擬輸出端子3和接地端，或者使其與 開路端子op連接，使得不切換到上述模擬輸出端子3和接地端任意 一個。
上述多個分支開關電路SWll、 SW12…是相同結構。圖7示例出 分支開關電路SW11的內部結構。在該圖中，分支開關電路SW11包 括對數字輸入信號DS進行解碼的解碼器10、接收由上述解碼器10 解碼後的數位訊號11的對應值和導通/截止選擇信號SellA的第一 NAND電路(邏輯電路)12、接收上述解碼後的數位訊號11的反相 信號和上述導通/截止選擇信號SellA的第二NAND電路(邏輯電路) 13、以及第一 Pch電晶體Tl和第二 Pch電晶體T2。上述兩個Pch電晶體Tl、 T2的源極連接在與上述第一分支電流源111連接的第一 端子15上，上述第一 Pch電晶體Tl的漏極連接在與上述模擬輸出端 子3連接的第二端子16上，上述第二Pch電晶體T2的漏極連接在與 接地端連接的第三端子17上。而且，向上述第一 Pch電晶體Tl的柵 極輸入上述第一NAND電路12的輸出信號，向上述第二Pch電晶體 T2的柵極輸入上述第二NAND電路13的輸出信號。
因此，在上述分支開關電路SWll中，當導通/截止選擇信號SellA 為High時，若數位訊號11的對應值為"H"電平時，第一 Pch晶體 管T1導通，第一端子15連接在至模擬輸出端子3的第二端子16上， 若數位訊號11為"L"電平時，第一端子15連接在至接地端的第三 端子17上，而導通/截止選擇信號SellA為Low時，第一端子15不 與上述第一端子16和第二端子17的任意一個連接、即與開路端子op 連接，第一分支電流源111截止。
因此，在本實施方式的電流相加型DAC中，通過與各分支電流 源Ill...對應的分支開關電路SW11…被切換到開路端子叩側，能夠 控制各分支電流源111…的導通/截止，因此，能夠使各通道A、 B的 滿標電流變更大小，可削減不需要的功率。
在本實施方式中，使全部的分支開關電路SW11…為圖7所示的 結構，但也可以僅使第一分支電流源111、 121…為圖7的結構。
另外，在上述第一~第四的實施方式中，將第一分支電流源Ill、 121和第二電流源112、 122的電流值設定為相同的值，但本發明不限 於此，例如可任意地設定為111-121=112/2 = 122/2等。只要這樣合 理設定各個分支電流源的電流值，則能夠將滿標電流設定為1/3值等 任意值，並且可將滿標電流的模式設定為3以上的多個。
另外，各基本電流源Il、 12…的分支數量在本實施方式中設為2 個，^f旦也可以是3個以上，而且，通道不限於兩個，當然也可以是3 以上。
進一步，在以上的說明中，示例了兩個通道A、 B的結構為相同 結構的情況，但本發明不限於此，只要在多通道中的至少一個通道中具有分支電流源和控制電路即可。
此外，在以上的說明中，說明了多通道電流相加型，但本發明也 可應用於單通道電流相加型。在這種情況下，能夠不變更偏置電^^1
的偏置電壓BS等地僅用內部的控制電路7的控制信號SellA、 Sel2A 來可變地調整滿標電流的值。並且，在這種情況下，不變更偏置電壓 BS,因此能夠不需要對用於穩定偏置電壓BS的電容進行充放電而在 短時間內變更滿標電流的^f直。 產業上的可利用性
如上所述，本發明可不降低解析度而調整各通道的滿標電流的大 小，因此，作為能夠削減不需要功耗的多通道電路相加型DAC等是 有用的。
權利要求
1.一種電流相加型DAC，包括多個通道，其中一個通道的結構為包括數量與數字輸入信號的位數相對應的基本電流源，並按照上述數字輸入信號的值來選擇從上述多個基本電流源流向模擬輸出端子的電流，且將這些選擇的電流相加後使其從模擬輸出端子輸出，該電流相加型DAC的特徵在於還包括偏置電路，該偏置電路由上述多個通道共用，並生成設定上述多個基本電流源的電流值的一個偏置電壓，並且在上述多個通道中的至少一個通道中，上述多個基本電流源分別由多個分支電流源構成，包括按照每個上述基本電流源對構成該基本電流源的上述多個分支電流源的任一個進行斷開控制的控制電路。
2. 根據權利要求1所述的電流相加型DAC，其特徵在於 構成一個基本電流源的多個分支電流源流出彼此相同的值的電流o
3. 根據權利要求1所述的電流相加型DAC，其特徵在於 構成一個基本電流源的多個分支電流源流出彼此不同的值的電流。
4. 根據權利要求1所述的電流相加型DAC,其特徵在於 構成一個基本電流源的多個分支電流源為兩個。
5. 根據權利要求1所述的電流相加型DAC，其特徵在於 從上述偏置電路向上述各基本電流源的多個分支電流源提供偏置電壓，上述控制電路包括對每個上述基本電流源停止從上述偏置電路 向多個分支電流源的至少 一 個供給偏置電壓的選擇電路。
6. 根據權利要求1所述的電流相加型DAC，其特徵在於 上述各分支電流源由連接在預定電源電壓的電源上的P型電晶體構成，上述控制電路包括切換用於使上述P型電晶體導通的導通側偏 置電壓和用於使上述P型電晶體截止的截止側偏置電壓來提供給構 成上述各分支電流源的P型電晶體的選擇電路。
7. 根據權利要求6所述的電流相加型DAC，其特徵在於 上述控制電路提供給上述P型電晶體的截止側偏置電壓是上述電源的電源電壓。
8. 根據權利要求1所述的電流相加型DAC,其特徵在於 上述各分支電流源由連接在接地電源上的N型電晶體構成， 上述控制電路包括切換用於使上述N型電晶體導通的導通側偏置電壓和用於使上述N型電晶體截止的截止側偏置電壓來提供給構 成上述各分支電流源的N型電晶體的選擇電路。
9. 根據權利要求8所述的電流相加型DAC,其特徵在於 上述控制電路提供給上述N型電晶體的截止側偏置電壓是上述4妄i也電源的4妻i也電壓。
10. 根據權利要求1所述的電流相加型DAC，其特徵在於 還包括與上述各分支電流源串聯連接的串聯電晶體， 上述控制電路包括切換用於使上述各串聯電晶體導通的導通側偏置電壓和用於使上述各串聯電晶體截止的截止側偏置電壓來提供 給上述各串聯電晶體的選擇電路。
11. 根據權利要求IO所述的電流相加型DAC，其特徵在於 上述各分支電流源由連接在預定電源電壓的電源上的P型電晶體構成，上述各串聯電晶體由P型電晶體構成，上述控制電路提供給上述串聯電晶體的截止側偏置電壓是上述 電源的電源電壓。
12. 根據權利要求10所述的電流相加型DAC,其特徵在於 上述各分支電流源由連接在接地電源上的N型電晶體構成， 上述各串聯電晶體由N型電晶體構成，上述控制電路提供給上述串聯電晶體的截止側偏置電壓是上述才妄地電源的4妄地電壓。
13. 根據權利要求1所述的電流相加型DAC,其特徵在於還包括開關電路，該開關電路與上述各分支電流源對應而配置， 並按照上述數字輸入信號來選擇是否向上述模擬輸出端子輸出對應 的分支電流源的電流，上述控制電路對與構成 一 個基本電流源的多個分支電流源對應 的多個開關電路中的至少 一個輸出選擇信號後使之開路，對對應的分 支電流源進行斷開控制。
14. 根據權利要求13所述的電流相加型DAC,其特徵在於， 上述各開關電路包括第一電晶體，與對應的分支電流源連接，並且與上述模擬輸出端 子連接；第二電晶體，與上述對應的分支電流源連接，並且與接地電源連接；第一邏輯電路，連接在上述第一電晶體的柵極上，接收上述數字 輸入信號和來自上述控制電路的選擇信號；以及第二邏輯電路，連接在上述第二電晶體的柵極上，接收上述數字 輸入信號的反相信號和來自上述控制電路的選擇信號。
15. —種電流相加型DAC,具有如下結構包括數量與數字輸 入信號的位數對應的基本電流源，按照上述數字輸入信號的值來選擇 從上述多個基本電流源流向模擬輸出端子的電流，並將這些選擇的電 流相加後使其從模擬輸出端子輸出，該電流相加型DAC的特徵在於還包括生成設定上述多個基本電流源的電流值的 一 個偏置電壓的偏置電路，並且上述多個基本電流源分別由多個分支電流源構成，還包括按照每個上述基本電流源對構成該基本電流源的上述多個分支電流源的任 一 個進行斷開控制的控制電路。
全文摘要
在多通道電流相加型DAC中，例如在2通道電流相加型DAC中，各通道(A、B)分別由兩個小電流的電流源((I11、I12)、(I21、I22)...)構成與數字輸入信號(DS)的位數對應的多個電流源(I1、I2...)。當在任一通道中將滿標電流限制得較小時，各兩個分支電流源通過開關(Sa1、Sa2)僅使其中任一個斷開。因此，共用偏置電路的同時，各通道可各自不降低解析度地調整滿標電流。
文檔編號H03M1/70GK101292426SQ20068003863
公開日2008年10月22日 申請日期2006年3月13日 優先權日2005年10月17日
發明者德丸美智子, 生駒平治 申請人:松下電器產業株式會社