SiGeC半導體結晶及其製造方法

2023-04-23 12:07:01

專利名稱：SiGeC半導體結晶及其製造方法
技術領域：
本發明涉及一種可以作為雙極型電晶體和場效應電晶體利用的SiGeC半導體結晶及其製造方法。
以往，是通過將Si層和包含以Si為主成分的半導體層疊層後形成異質結合，來嘗試製作以比現有的Si器件更高的速度工作的半導體器件的。作為與Si層形成異質結合的材料，有望採用與Si同屬於IV族元素的混晶半導體的Si1-xGex和Si1-x-yGexCy。特別是由3種元素構成的Si1-x-yGexCy混晶半導體，由於通過改變其組成比可以獨立地控制帶隙和晶格常數，因而半導體器件在設計上的自由度較大，非常受人關注。例如，如果適當調整Si1-x-yGexCy的組成比，就能使之與Si結晶的晶格整合成為可能。而且，如果適當調整Si1-x-yGexCy的組成比，在Si層和Si1-x-yGexCy層的異質界面上，可以在傳導帶和價電子帶雙方產生異質壁壘(bandoffset)。例如，在特開平10-116919號公報中公開了利用在Si/SiGeC層的界面上產生的傳導帶一側的異質壁壘，以2維電子氣體作為載流子的可以高速工作的場效應電晶體。
然而，現在在Si1-x-yGexCy混晶的製作中，採用將作為各元素Si、Ge以及C的始源的各種氣體分解，在Si層或者SiGe層上進行外延成長的化學氣相成長法(CVD法)，和將作為各元素的始源的各種固體加熱蒸發，進行結晶成長的分子線外延成長法(MBE法)。然後，為了把Si1-x-yGexCy層作為半導體器件的一部分來使用，在Si1-x-yGexCy層內添加作為摻雜物的載流子用雜質，有必要控制Si1-x-yGexCy層的導電型和電阻率。在Si1-x-yGexCy層中，作為p型摻雜物通常採用硼(B)，作為n型摻雜物通常採用磷(P)，眾所周知，通過在結晶成長中添加摻雜物，就可以控制成長層的導電型和電阻率。
圖4是表示本發明人為了對有關向Si1-x-yGexCy層進行摻雜的問題進行探討而進行了實驗，從該實驗結果中獲得的Si1-x-yGexCy層的電阻率與C含有率之間關係的圖。採取了數據的試料的Si1-x-yGexCy層，作為元素Si的原料氣體採用Si2H6，作為元素Ge的原料氣體採用GeH4，作為元素C的原料氣體採用SiH3CH3，作為p型雜質(摻雜物)的硼(B)的原料氣體採用B2H6(即現場摻雜)，是利用CVD法進行外延成長的as-grown的層。在該實驗中，使Si2H6以及GeH4的流量和Si1-x-yGexCy層成長時的溫度保持一定，只使SiH3CH3的流量發生變化。如該圖所示，對於C的含有率在0.45％以下的試料，即使C的含有率變化，電阻率也基本上保持一定，並且，電阻率值比較小。與此相對，C含有率在1.6％的Si1-x-yGexCy層的電阻率卻明顯地增大。即，表明了以下所述問題以該方法進行外延成長的Si1-x-yGexCy層，直到成為不希望作為半導體器件的活性區域(例如FET的通道層、雙極型電晶體中的基極層等)使用的程度為止，呈現高電阻化狀態。
圖5是表示對與採用圖4所示數據的試料基本相同的方法所製作的試料，進行2次離子質量分析後所獲得的Si1-x-yGexCy層的B濃度與C含有率之間關係的圖。這是為了以下所述的目的而進行的實驗。即，當通過在Si1-x-yGexCy層中現場摻入硼來進行導入時，由於Si1-x-yGexCy層的C含有率而使硼的摻雜效率多少有些變化，為此，需要確認圖4所示的電阻率是否受到了硼的濃度的影響。但是，採取了圖5的數據的試料與採取了圖4的數據的試料並不相同，如圖5所示，Si1-x-yGexCy層中的B濃度，對Si1-x-yGexCy層的C含有率並沒有太大的依賴關係。而且，如圖5所示，Si1-x-yGexCy層的C含有率越大，Si1-x-yGexCy層的B濃度越有增大的傾向，據此，可以確認圖4所示的B濃度為1.6％的試料中的電阻率增大並不是由於B濃度的不足所引起的。
為此，本發明人推定，在Si1-x-yGexCy層的C含有率大的區域中，電阻率增大的原因可能是在由現場摻雜的外延成長時B並沒有被充分活性化所引起。以往，當用CVD法的半導體層(Si層和Si1-xGex層)的外延成長時，在現場摻入摻雜物時，為了在半導體層的外延成長的同時使慘雜物活性化，與通過離子注入法進行雜質摻雜的情況不同，認為此時不需要進行用來使摻雜物活性化的熱處理。如圖4所示，即使在Si1-x-yGexCy層中，在C含有率為0.45％以下時，由於在as-grown狀態下電阻率小，所以可以直接作為半導體器件的活性區域來採用Si1-x-yGexCy層。然而，如果Si1-x-yGexCy層的C含有率變大，就可能會產生象這樣的、用現有的思考方法不能解決的問題。特別是，當Si1-x-yGexCy層中的C含有率超過1％時，經驗表明各種特性會有很大的變化，因此，雖然只用圖4所示的數據還不能確認，但可以認為C含有率在1％附近就是使電阻率增大的臨界值。
本發明的SiGeC半導體結晶的製造方法，包括在襯底上，使具有用添加了載流子用雜質的Si1-x-yGexCy(0＜x＜1，0.01≤y＜1)所表示的組成的SiGeC半導體結晶外延成長的步驟(a)和實施用於使所述SiGeC半導體結晶中的載流子用雜質活性化的熱處理的步驟(b)。
根據該方法，從經驗上可以確認可以降低SiGeC層的電阻率。以往，雖然現場摻雜的雜質被認為可以和外延成長一起被活性化，但這並不能適用於SiGeC層，可以推定即使是現場摻雜的雜質，也是由熱處理使其充分活性化。
所述熱處理溫度是在700℃以上、1000℃以下的範圍內，據此就可以特別地將雜質有效活性化。
當所述外延成長是以Si、Ge、C和B中的至少任意一種材料的氫化物來作為原料的化學氣相成長法時，本發明的意義更大。
本發明的SiGeC半導體結晶是把包含載流子用雜質的Si1-zGez(0＜z＜1)層，和載流子用雜質的濃度比該Si1-zGez層更低的Si1-wCw(0.01≤w＜1)層2組以上交互疊層而構成，並作為具有以Si1-x-yGexCy(0＜x＜1，0.01≤y＜1)所表示的組成的SiGeC半導體結晶來發揮作用。
據此，把Si1-zGez層和Si1-wCw層一體化，作為1個SiGeC半導體結晶來發揮作用，同時在Si1-zGez層內，利用即使不進行特別處理也能在as-grown狀態下使載流子用雜質活性化這一點，可以獲得適合作為半導體器件的活性區域來利用的具有比較小的電阻率的SiGeC半導體結晶。
通過使所述Si1-zGez層和Si1-wCw層的厚度比產生離散的量子化準位的厚度更薄，使Si1-zGez層和Si1-wCw層更可靠地一體化，作為1個SiGeC半導體結晶來發揮作用。
具體地說，最好是使所述Si1-zGez層和Si1-wCw層分別具有1.0nm以下的厚度。
圖2是表示在本發明的製造方法中，相對於RTA溫度變化的B摻雜Si1-x-yGexCy半導體結晶的電阻率變化數據的圖。
圖3是表示本發明實施例2中的B摻雜Si1-x-yGexCy半導體結晶構成的概略剖面圖。
圖4是表示B摻雜Si1-x-yGexCy層的電阻率與C含有率之間關係的圖。
圖5是表示由2次離子質量分析結果所獲得的Si1-x-yGexCy層的B濃度與C含有率之間關係的圖。
具體實施例方式
下面，參照


根據本發明的SiGeC半導體結晶及其製造方法的實施例。
實施例1圖1(a)、(b)是表示本發明實施例1中的B摻雜Si1-x-yGexCy半導體結晶的製造工序的概略剖面圖。圖2是表示在本發明的製造方法中，相對於RTA溫度變化的B摻雜Si1-x-yGexCy半導體結晶的電阻率變化數據的圖。
首先，在圖1(a)所示的工序中，在主面為{001}面的Si襯底101上，採用超高真空化學氣相成長法(Ultra High Vacuum ChemicalVapor Deposition，UHV-CVD)，使厚度約為300nm的B摻雜Si1-x-yGexCy層102外延成長。此時，作為構成Si1-x-yGexCy層的元素中的元素Si的原料氣體採用Si2H6，作為元素Ge的原料氣體採用GeH4，作為元素C的原料氣體採用SiH3CH3，作為p型雜質(摻雜物)的硼(B)的原料氣體採用B2H6(即現場摻雜)。此時，Si2H6以及GeH4的流量和Si1-x-yGexCy層成長時的溫度(約490℃)保持一定，而只使SiH3CH3的流量變化。成長壓力約為0.133Pa(＝1×10-3Torr)，成長溫度為490℃。用x線衍射法對B摻雜Si1-x-yGexCy層102中的組成進行評價，結果，Si的含有率為82.5％，Ge的含有率為13.2％，C的含有率為1.6％。而且，利用2次離子質量分析法對Si1-x-yGexCy層102進行評價，結果，B濃度為2.6×1013atoms·cm-3。
然後，如圖1(b)所示，對Si1-x-yGexCy層102，施行快速熱退火(Rapid Thermal AnnealingRTA)的熱處理後，作為B摻雜Si1-x-yGexCy結晶層103。此時，在1個氣壓的氮氣(N2)中，使熱處理的最高溫度例如為950℃，使在最高溫度下的保持時間約為15秒。
圖2為表示使RTA溫度(最高溫度)變化時的B摻雜Si1-x-yGexCy結晶層103的電阻率相對於熱處理溫度(RTA的最高溫度)的依賴關係。在圖2所示的數據，是在RTA中的最高溫度在700℃到1050℃之間變化，熱處理時間為一定的15秒的情況下獲得。標記為●的數據表示B摻雜Si1-x-yGexCy結晶層103的電阻率。標記為■的數據表示為了和本發明進行比較所形成的B摻雜Si1-xGex層(Ge的含有率為13％)的電阻率對熱處理溫度的依賴關係。如該圖所示，B摻雜Si1-x-yGexCy結晶層103的電阻率(標記為●)，在熱處理溫度700℃到900℃的範圍內，隨著熱處理溫度的上升而單調減少。然後，B摻雜Si1-x-yGexCy結晶層103的電阻率，在熱處理溫度900℃到1000℃的範圍內基本上保持一定值，而當熱處理溫度超過1000℃時，再次增大。但是，任一情況下的B摻雜Si1-x-yGexCy結晶層103，通過在外延成長後進行熱處理，比as-grown狀態電阻率要降低一些。另一方面，B摻雜Si1-xGex層的電阻率(標記為■)無論是否進行RTA都小，並且保持為一定值。即，對於B摻雜Si1-xGex層，為在外延成長後的活性化進行熱處理是完全沒有意義的。
從以上所述可知，通過伴隨現場摻雜的外延成長形成Si1-x-yGexCy層後，通過對Si1-x-yGexCy層進行熱處理，可以降低Si1-x-yGexCy層的電阻率。即，以往，雖然存在著在通過現場摻雜的外延成長的包含1％以上的摻雜物的Si1-x-yGexCy層中電阻率高的問題，但該問題通過在Si1-x-yGexCy層的外延成長後進行熱處理可以抑制電阻率的增大。
如圖2所示，特別是，通過在溫度為700℃～1020℃的範圍內進行熱處理(RTA)，可以獲得Si1-x-yGexCy層的電阻率確切地降低的效果。
進一步，通過在溫度為900℃～1000℃的範圍內進行熱處理，Si1-x-yGexCy層的電阻率確切地降低的效果更加明顯。
在本實施例中，雖然作為載流子生成用雜質是採用硼(B)的情況下進行了說明，但本發明並不局限於有關實施例，也可以適用於作為載流子生成用雜質採用磷(P)的情況。
在作為本申請的優先權主張基礎的申請(特願平2000-086154號)之後，在文獻(Epitaxial growth of Si1-x-yGexCyfilm on Si(100)in aSiH4-GeH4-Ch3SiH3reaction，(A.Ichikawa et.al.Thin Solid Film369(2000)167-170))中，報告了通過伴隨現場摻雜的外延成長法形成的P摻雜Si1-x-yGexCy層的電阻率在as-grown狀態下較大，從沒有記載如何抑制該電阻率增大的方法的這一點可知，以比較高的含有率摻入包含C的雜質的Si1-x-yGexCy層的低電阻率化問題還沒有解決。對此，根據本發明，在通過簡單處理就可以降低摻雜雜質的Si1-x-yGexCy層的電阻這一點上具有很大的意義。
此外，採用Si1-x-yGexCy結晶製作場效應電晶體和雙極型電晶體等器件時，所述熱處理工序可以兼作為例如源極、漏極區域的活性化工序和多晶矽電極的活性化工序等熱處理工序，也可以獲得同樣的效果。
而且，在本實施例中，雖然採用UHV-CVD法進行Si1-x-yGexCy層的外延成長，但本發明並不局限於有關實施例，對於用減壓氣相成長法(LP-CVD)等其他成長方法製作的Si1-x-yGexCy結晶層，也可以獲得相同的效果。
而且，在本實施例中，雖然進行的是根據RTA的熱處理，在爐內退火法等任何種類的熱處理方法中也可以獲得相同的效果。
實施例2下面，說明根據實施例2的B摻雜Si1-x-yGexCy結晶層103的構造以及製造方法。
圖3為表示根據本發明的實施例的半導體超晶格構造的示意剖面圖。通過UHV-CVD法，在Si襯底111上，對具有包含載流子用雜質的硼(B)的以Si1-zGez(0＜z＜1)表示的組成的B摻雜SiGe層113(厚度為1nm)、具有比B摻雜SiGe層113的載流子用雜質的濃度要低的以Si1-wCw(0.01≤w＜1)表示的組成的無摻雜SiC層112(厚度為1nm)進行150周期疊層後，外延成長超晶格結構104。此時，作為元素Si的原料氣體採用Si2H6，作為元素Ge的原料氣體採用GeH4，作為元素C的原料氣體採用SiH3CH3，作為p型雜質(摻雜物)的硼(B)的原料氣體採用B2H6(即現場摻雜)。此時，成長壓力約為0.133Pa(＝1×10-3Torr)，成長溫度為490℃。用x線衍射法，對B摻雜SiGe層113的組成進行評價後的結果表明，Ge的含有率為26.4％。用x線衍射法，對無摻雜SiC層113中的組成進行評價後的結果表明，C的含有率為3.2％。而且，對B摻雜SiGe層112用2次離子質量分析法進行評價後的結果表明，B濃度為5.2×1018atoms·cm-3。此外，在無摻雜SiC層113中並不是有意識地進行摻雜，而是利用摻雜用氣體的殘留和擴散來包含低濃度的B。
根據本實施例製作的Si1-zGez/Si1-wCw疊層後構成的超晶格結構104，由於是SiC層以及SiGe層不出現量子效果的程度的薄的超晶格結構，不會形成離散的量子準位。然後，SiC層112以及SiGe層113的性質被平均化(所謂的一體化)，超晶格結構104整體作為一個Si1-x-yGexCy層(0＜x＜1，0.01≤y＜1)發揮作用在該Si1-x-yGexCy層(Si1-zGez/Si1-wCw短周期超晶格)中，平均的Si、Ge、C以及B的濃度分別約為85.2％、13.2％、1.6％、2.6×1018atoms·cm-3，可以認為是和圖1所示Si1-x-yGexCy層102具有相同的構成。
因此，根據本實施例，可以發揮和實施例1相同的效果。並且，具有的優點是，在本實施例的SiGeC半導體結晶的製造工序中，沒有必要施行象實施例1的熱處理，就可以在as-grown狀態下實現低電阻化。
而且，在超晶格結構104中，B只摻雜在SiGe層113中，在SiC層112中基本上不包含B。如圖2以及圖4所示，在SiGe層113的B在as-grown狀態下作為摻雜物活性化。而且，在製造工序中，在SiGe層113中雖然有可能混入極微量的C，如圖4所示，只要是在0.45％以下程度的C的存在就不會引起在SiGe層中的電阻率的增大。
此外，在本實施例中，雖然是設定SiC層112以及SiGe層113的厚度為1nm，採用對該2個層進行150周期疊層的超晶格結構，但本發明並不局限於有關實施例。通過將包含高濃度的載流子用雜質的Si1-zGez層和幾乎不包含載流子用雜質的Si1-wCw層進行疊層，就可以切實地獲得使載流子用雜質活性化的作用，獲得作為1個Si1-x-yGexCy層來發揮功能的疊層結構。但是，如果Si1-zGez層或者Si1-wCw層產生量子化準位，則由於擔心出現其他特性，希望Si1-zGez層以及Si1-wCw層的厚度均在不出現量子化準位的程度上。
特別是，如果Si1-zGez層以及Si1-wCw層的厚度分別在1nm以下，則由於在各層中可以確實地消除量子化準位，所以希望各層的厚度在1nm以下。不過，Si1-zGez層和Si1-wCw層的厚度可以互不相等。
在本實施例中，雖然採用UHV-CVD法，通過交替使Si1-zGez層以及Si1-wCw層外延成長，來形成了Si1-x-yGexCy層，但本發明並不局限於有關實施例，對於用減壓氣相成長法(LP-CVD)等其他成長方法製作的Si1-zGez層以及Si1-wCw層所構成的Si1-x-yGexCy結晶層，也可以獲得相同的效果。
本發明用於具有Si/SiGeC或SiGe/SiGeC異質結構的場效應型電晶體和雙極型電晶體。
權利要求
1.一種SiGeC半導體結晶的製造方法，其特徵是包括在襯底上，使具有用添加了載流子用雜質的Si1-x-yGexCy(0＜x＜1，0.01≤y＜1)所表示的組成的SiGeC半導體結晶外延成長的步驟(a)；實施用於使所述SiGeC半導體結晶中的載流子用雜質活性化的熱處理的步驟(b)。
2.根據權利要求1所述的SiGeC半導體結晶的製造方法，其特徵是所述熱處理的溫度是在700℃以上、1000℃以下的範圍內。
3.根據權利要求1或2所述的SiGeC半導體結晶的製造方法，其特徵是所述外延成長是以Si、Ge、C和B中的至少任意一種材料的氫化物作為原料的化學氣相成長法。
4.一種SiGeC半導體結晶，其特徵是把2組以上的、包含載流子用雜質的Si1-zGez(0＜z＜1)層和載流子用雜質的濃度比該Si1-zGez層更低的Si1-wCw(0.01≤w＜1)層交替疊層而構成；作為具有以Si1-x-yGexCy(0＜x＜1，0.01≤y＜1)所表示的組成的SiGeC半導體結晶來發揮作用。
5.根據權利要求4所述的SiGeC半導體結晶，其特徵是所述Si1-zGez層和Si1-wCw層的厚度比產生離散的量子化準位的厚度更薄。
6.根據權利要求4或5所述的SiGeC半導體結晶，其特徵是所述Si1-zGez層和Si1-wCw層分別具有1.0nm以下的厚度。
全文摘要
在Si襯底101上,利用UHV－CVD法,使B摻雜Si
文檔編號H01L29/161GK1365522SQ01800687
公開日2002年8月21日 申請日期2001年3月27日 優先權日2000年3月27日
發明者齋藤徹, 神澤好彥, 能澤克彌, 久保實 申請人:松下電器產業株式會社