用於總線連接電路塊的功率調節方法和裝置的製作方法
2023-05-20 01:34:46
專利名稱：用於總線連接電路塊的功率調節方法和裝置的製作方法
技術領域：
一般來講本發明涉及的是數字設備，特別是用來減小個人計算機系統功率消耗的方法和裝置。
有多種原因，使得計算機設計者希望減小個人計算機的功率消耗。例如，可攜式計算機通常依靠電池來供電，可攜式計算機電路和外圍設備消耗的功率越小，電池使用的時間就越長。除了可攜式計算機的應用之外，通常還希望使固定的(例如臺式)計算機消耗較少的功率。這是因為較小功率消耗可以減少能耗，從總體意義上講，可以減少過多的能量消耗對環境造成的負面影響。而且，設計為功耗較小的臺式計算機還產生較少的熱量，這意味著可以將臺式計算機做得更小，具有較小的冷卻要求。
先前的技術已經被用於減少這些裝置的功耗。例如，一種方法是關閉在一個預定的時間段內不用的外設或大功能的系統塊。另一個已知的技術是通過減少驅動數字電路的時鐘速度來減少計算機功耗。由於時鐘速率和功耗之間具有一個正比的關係，通常降低時鐘速率將減少功耗。
半導體器件在很大數量上被用於構建最新的電子裝置。為了提高這種電子裝置的性能，需要在一個單矽晶片上集成更大數量的這種半導體器件。隨著半導體器件尺寸縮小(即製作得更小)，在一個給定的表面上形成更大數量的半導體器件，裝置的結構和這種裝置的製作技術變得更加精良。這一增強的精密製造半導體器件的能力導致專門化晶片的更快發展，對於許多應用來講，每個晶片通常由一個或多個用於在一個公共總線上通信的操作時鐘來驅動。在這些公共總線應用中，由於從降低功率的晶片或塊轉換到完全運行模式會產生的大量的延遲，而給每個晶片的功耗調節造成很大的負擔。
因此，需要一種方法，以一種有效的、與用相對較小的功率實現器件的高速運行的理想情況相符的方式，來調節通信連接的晶片或功能塊的功耗。
根據一個實施方案，功率調節系統以一個對於其它連接到總線的電路塊透明的方式，允許將一個所選擇的電路塊的降低功率運行。與本發明的一個實施方案相一致，該方法是在一個數字電子電路裝置中實現的，該裝置具有通過一個數據總線連接到一個時鐘控制電路塊的訪問電路塊。該時鐘控制電路塊通過降低，例如減少和阻塞，時鐘控制電路塊的時鐘速度，阻止其通過數據總線進行通信的能力，來進行能量調節。一旦時鐘控制電路塊被設置為降低功率模式，則監控總線從訪問電路塊到該時鐘控制電路塊的數據訪問通信。作為對這一通信的相應，在數據總線上產生一個替代的響應，指向訪問電路塊，增加該時鐘控制電路塊的時鐘速度，並結束降低功率模式，以便進一步與訪問電路塊進行通信。該替代響應出現在一個時鐘周期中，其中時鐘控制電路塊在一個非降低功率模式時做出響應。
本發明的其它方面是針對和涉及採用上述途徑及其變更形式的電路裝置和方法。
本發明的上述概要不是為了描述實現本發明的每一個說明性實施方案。下面的附圖和詳細說明更詳盡地舉例說明了這些實施方案。
圖1是一個依照本發明的一個應用實例的與總線相連的電路塊的裝置實例；圖2A是一個依照本發明的一個應用實例的時鐘發生電路的裝置實例；
圖2B是一個依照本發明的一個應用實例的利用時鐘控制的功率調節電路的裝置實例；圖3A是一個時序圖，用來說明依照本發明的一個應用實例的通過功率調節電路來喚醒信號源的響應信號；圖3B是另一個時序圖，用來說明依照本發明的一個應用實例的通過功率調節電路來喚醒信號源的響應信號；圖4A是一個依照本發明的一個應用實例的3時鐘VPB裝置時鐘周期的時序圖；圖4B是另一個依照本發明的一個應用實例的3時鐘VPB裝置時鐘周期的時序圖；圖5是一個依照本發明的一個應用實例的具有VPB裝置的時鐘控制的功率調節電路的裝置實例；圖6A是依照本發明的一個應用實例的功率調節電路控制的3時鐘VPB總線周期的外設時鐘的時序圖；圖6B是另一個依照本發明的一個應用實例的具有增強數據配置的功率調節電路控制的3時鐘VPB總線周期的外設時鐘的時序圖；圖7是一個依照本發明的一個應用實例的另一個具有VPB裝置的時鐘控制的功率調節電路的裝置實例；圖8是另一個依照本發明的一個應用實例的功率調節電路控制的3時鐘VPB總線周期的外設時鐘的時序圖；雖然可以通過不同的變更和替換的形式對本發明進行修改，在附圖中已經通過例子顯示了這種改動，而且將對此進行詳細的描述。但是，應當清楚，本發明不僅僅局限於所描述的特定的實施方案。相反，本發明包括了附加權利要求中的本發明的構思和範圍之內的所有的修改、等效和替換。各實施方案的詳細描述通常，本發明適用於通過數據總線通信連接的半導體晶片器件和計時電路的設計。對於涉及到半導體晶片的應用而言本發明是特別有優勢的，這些半導體器件從以下運行方式獲益，即對於要求通過這樣一個數據總線來訪問一個進行功率調節的第二功能塊的第一功能塊來講，操作是透明的。而本發明不局限於此，正如下面所討論的，通過在這樣一個條件下對實例的討論，使本發明在多個方面得到最佳的收效。
在一個示例實施方案中，一種在總線連接的數據處理裝置中調節多個時鐘控制塊的功耗的方法採用一個時鐘控制電路來控制時鐘控制塊的速度，由此來控制功耗。該時鐘電路控制塊通過降低，如減少或阻塞時鐘控制電路塊的速度，阻止其通過數據總線進行通信的能力，來進行能量調節。該降低功率操作是以一種對試圖與該運行在降低功率模式下的時鐘控制塊通信的其它的總線連接電路塊來講是透明的方式來實現的。一旦時鐘控制電路塊被設置為降低功率模式，則監控總線從訪問電路塊到該時鐘控制電路塊的數據訪問通信。作為對這一通信的相應，在數據總線上產生一個替代響應，指向訪問電路塊，增加該時鐘控制電路塊的時鐘速度，並結束降低功率模式，以便進一步與訪問電路塊進行通信。該替代響應出現在一個時鐘間隔中，其中時鐘控制電路塊在一個非降低功率模式時做出響應。通過一種對請求塊透明的方式的替代響應的作用，本發明的這一方面有利地從電路外部提供了總線連接電路中的一個塊的功率調節，而不需改變或變更被調節功率的塊的設計。
上述的示例實施方案適用於多種類型的總線連接的數據處理裝置，其中採用電路塊尋址對一個或多個時鐘控制塊進行訪問，該訪問通過另一個請求數據的電路塊在一條可以被監控的總線上尋址。例如，在這點上，本發明的多個實施方案都是針對採用高級微控制器總線結構(「AMBA」)、AMBA-高級外設總線(「APB」)、諸如先進的高性能總線(「AHB」)、和其它類型的基於ARM的數據處理裝置。本發明的其它實施方案是針對採用IBM的CoreConnect晶片上總線、Motorola的IP總線，作為在編號為Re.36,839的美國專利中說明和描述的裝置的另選的節能方式，和其它的數據高性能總線CPU裝置，如下面進一步的舉例說明。
現在參照附圖，圖1說明了一個依照本發明的示例實施方案的被調節功率的連接到總線的電路塊100的裝置。本發明的功率調節系統以一種對其它連接到總線的電路塊透明和對訪問一個連接到總線的電路塊100中的一個電路塊的電路塊透明的方式，允許所選擇的電路塊降低功率運行。應用程式或用戶指定的功能塊可以被集成到電路100的不同方面中，包括一個或多個所說明的連接到一條高級系統總線(ASB)102上和一條VLSI外圍總線(VPB)104上的塊。通過相應的總線，採用一個主/從通信關係，實現與電路100的ASB和VPB塊的通信。可以採用多種方式來實現主/從通信，包括採用1998年12月18日提交的編號為09/216,291或提交給Pontius的美國專利No.--(附加提要No.VLSI.237PA)中描述的方法。關於這一點，主控單元是啟動通信的裝置或訪問電路塊，從動單元是啟動的通信的目標應答者(或是電路100中的一個與總線連接的電路塊)。
電路100包括多個與總線連接的裝置。其中有一個ARM CPU106、一個ASB-VPB接口108、和一個連接到ASB總線102和VPB總線104的功率調節電路(PMU)110。功率調節電路110被設計用來調節與電路110中時鐘控制塊中的多個塊，即那些藉助於時鐘控制電路112在總線上通信的塊相連的時鐘。當外部裝置採用總線102進行通信時，PMU110包括一個邏輯電路，用來確定或判斷一個「睡眠」的塊是否在總線上，如果是，則為尋址塊發送一個喚醒信號。在一個特定的實施方案中，時鐘控制電路112通過允許與該尋址塊相關的時鐘信號以全速循環，對該尋址塊的喚醒信號做出反應。如果「睡眠」模式對應於正在以一個較慢的時鐘速度(例如，由時鐘控制電路112產生的)運行的尋址塊，那麼，該喚醒信號的任務是必須將該時鐘速度恢復到全速。反之，如果「睡眠」模式對應於時鐘被(例如通過時鐘控制電路112)完全禁止的尋址塊，那麼該喚醒信號將為該尋址塊開啟時鐘。在任何一種情況下，增加時鐘速度，影響從低功率模式返回。在該裝置實例中，電路100包括總線橋接口，諸如一個總線橋接口PCI橋114，用來將外部裝置與一個內部電路塊相連接。CPU104通過外部總線接口120和126與多個存儲器單元122，124和128進行通信。多個存儲器單元包括快閃記憶體、靜態訪問存儲器和動態隨機訪問存儲器類型的存儲裝置；也可採用其它形式的存儲器，包括只讀存儲器。電路100還包括接口，諸如(但不局限於)一個用於JTAG測試接口的JTAG測試埠130，一個晶片上ASB-VPB橋接口132，一個用來與顯示(點陣或段型)接合的通用輸入/輸出接口134，和一個輸入裝置，一個電池供電的實時時鐘(RTC)單元136，一個通用串行總線(USB)裝置接口138，一個UART裝置140，和一個具有一個IrDA接口142的UART，一個I2C接口144，一個內部時鐘146，計時器148和PLL150。當採用所描述的AMBA-ASB總線來實現總線102時，總線判優信號由總線接口來確定，並分別由一個中央總線解碼器152和一個中央總線判優器154來驅動。
應當意識到，分派給PMU110的任務可以在一個獨立的塊中完成，或者分配到多個其它連接到總線的塊中(如時鐘發生電路112和/或ARM CPU106)，圖1中的示例電路100描繪了PMU110，配置用來截取與將要進行功率調節的電路塊相連的時鐘，用於控制目的。下面討論本發明的PMU運行的示例實施方案。
PMU110包括一個與ASB總線102和VPB總線104相連的功率控制寄存器(PCR)111。針對電路100中將要由PMU110進行功率調節的每個塊，在PCR111中都有一個相應的寄存器。始終運行並具有PLL150指定的時鐘信號的時鐘發生電路112，對於電路100中每個需要控制和採用BCLK和NBCLK信號的塊，都包括一個開關電路。時鐘開關被放置在電路100的不同的位置，取決於每個塊的時鐘是如何產生的，和哪一個電路塊將被進行功率調節。每個將被控制的時鐘都包括一個時鐘開關。
現在參考圖2A-2B，一個時鐘發生電路112和具有一個ASB從動的時鐘控制的功率調節電路110A，分別為本發明的示例實施方案。為了節省功率將一個電路塊置於睡眠模式時，與所選的目標塊相連的時鐘或者停止，或者當用戶將一個指令寫入PMU110A的PCR111中相應塊的停止位(參見圖2B)時，阻斷通往該電路塊的信號。PMU110A產生一個時鐘允許信號CLKEN#，饋送給時鐘發生電路112(圖2A)。作為對來自於PMU11A的CLKEN#信號的相應，時鐘發生電路112在時鐘的下降沿後關閉目標塊的時鐘，並聲明暫停信號HALTED。現在目標塊處於降低功率或「睡眠」模式，直到接收到一個時鐘信號重新起動該目標塊為止。
在訪問單獨的電路100的電路塊時，圖2B的PMU110通過查看DSEL(設備選擇)、PSEL(外設選擇)或外部信號，如用於喚醒時鐘的喚醒信號來探測正在進行的設備訪問。所有這些信號可以組合在一起(見圖2B)以形成CLKEN#信號，該信號被饋送至圖2A中的時鐘發生電路112。將非暫停信號從發生電路112發送至目標塊，以便重新用於先前的降低功率的電路塊。
現在參考圖3A和3B，示例時序圖說明了功率調節電路提供的喚醒資源的響應信號，該信號為控制中的時鐘域的函數。特別是，BCLK對應於總線時鐘計時，而NBCLK為同樣的信號，僅是反向而已。當一個ASB主控單元(一個訪問電路)訪問一個ASB裝置(或者目標電路塊)時，一旦檢測到DSEL信號，PMU110A就接管ASB總線。PMU100A總線門控ASB從動單元的信號(如圖2B中所示)，並提供一個BWAIT信號給主控單元，而時鐘處於開啟狀態。在一個相關的實施方案中，PMU110A門控信號，提供一個BLAST或BERROR信號給主控單元。
一旦開啟了ASB從動單元的時鐘，PMU110A就允許DSEL信號通過並進入允許訪問ASB從動單元的背景。當時鐘處於ON狀態時，PMU滿足主控單元和從動單元的「握手」聯絡方式的要求。在主控單元一側，PMU提供BWAIT信號(和其它的響應信號)，向主控單元表明從動單元正請求主控單元等待。在從動單元一側，PMU通過PCR111開啟從動單元的時鐘，從而允許DSEL通過，表明主控單元已經開始訪問從動單元，而從動單元必須給出正確的響應信號。根據電路100中的塊，主控單元將採用BCLK和NBCLK，或兩者均用，而從動單元僅使用NBCLK域來進行控制。
在圖3A和3B中的兩個時序圖中，在NCLK的第一個和第二個下降沿之間有一個NTRAN狀態，而解碼器在第二個NBCLK時鐘周期中執行一個WAIT狀態，並在在第二個NBCLK時鐘周期的下降沿處確認一個高電平NBLCK信號。但是，如圖3A中所示，在採用NBLCK定時與PMU相連時，PMU僅能在門控DSEL信號中插入兩個WAIT狀態信號，因為halted信號停止於NBCLK周期的下降沿，而在下一個NBCLK周期的上升沿開始時，一個halted_fall信號結束。halted_fall信號結束停止信號，而停止信號又觸發終結halted_del信號，由此僅允許插入兩個WAIT狀態。如圖3B所示，在採用BLCK定時與PMU相連時，PMU將在門控DSEL信號時插入三個WAIT狀態信號，因為由於BCLK時鐘周期的作用，停止信號和halted_del在半個周期後結束。採用本發明的方法，PMU能夠開啟一個對主從塊都透明的ASB塊的時鐘。
當喚醒信號來自於外部資源時，PMU確認一個CLKEN#信號(見圖2B)，並直接開啟時鐘，允許ASB或VPB裝置對請求做出響應。PMU不必為主控單元提供回應，因為請求是來自於外部資源的。在圖4A中，示例的時序圖說明了一個可在約3個周期內訪問的VPB裝置。一旦訪問VPB裝置，ASB-VPB橋就將響應信號傳送給ASB總線。VPB裝置尋址和數據調整通常需要3或4個周期來完成，如PA/PD計時線所示；周期的數量取決於ASB-VPB橋132的設計。ASB-VP橋132通過斷言PSEL來訪問外設，然後輸出地址和數據。在此期間，PSEL和PWRITE信號為高電平，表示該裝置正在被選用和寫入。在第二個全周期中，當進行數據傳輸時，PSTB呈高電平。然後由時鐘決定地址和數據，此後，地址和數據信號消失。在圖4B中，類似的示例時序圖說明了一個由於增強的數據調整可在約4個周期內訪問的VPB裝置。注意，增強的數據調整延長了PSEL和PWRITE信號的長度，而PSTB信號延遲了約一個周期。
現在參考圖5，依照本發明的一個示例實施方案，一個功率調節電路110B，利用一個VPB從動裝置的時鐘控制運行。在該實施方案中，電路110B的運行無需VPB總線控制信號PSEL、PSTB和PRDY。PMU電路110B與PMU電路110A的區別在於，PMU110B不提供從第二觸發器產生的halted_del信號(參見圖2B)。一旦檢測到PSEL信號，PMU立即向時鐘配置112發送一個CLKEN#信號，開啟目標時鐘塊的時鐘，由此重新起動目標電路塊的時鐘。
現在參考圖6A-6B，示例時序圖說明的是依照本發明的一個示例實施方案的一個VPB裝置的PMU調節PCLK。在圖6A中，示例時序圖說明了一個在約3個時鐘周期內被訪問的一個VPB裝置。VPB尋址和數據調整通常需要3或4個周期來完成，如PA/PD計時線所示，開始的一個或兩個時鐘周期用來初始化數據調整。這樣允許在PSTB的下降沿到來之前有充分的時間來開啟時鐘。ASB-VP橋132通過斷言PSEL來訪問外設，然後輸出地址和數據。在此期間，PSEL和PWRI TE信號為高電平，表示該裝置正在被選用和寫入。在第二個全周期中，當進行數據傳輸時，PSTB呈高電平。然後由時鐘決定地址和數據，此後，地址和數據信號消失。
在圖6B中，示例的時序圖說明了一個由於增強的數據調整可在約4個時鐘周期內被訪問的一個VPB裝置。注意，增強的數據設置延長了PSEL和PWRITE信號的長度，而PSTB信號延遲了約一個時鐘周期。該時序圖還說明當PSEL、PSTB和PWRITE被斷言時，VPB裝置是在時鐘的上升沿來獲取數據的。比較圖6A和6B，即使在圖6B中有一個增強型的數據調整，對於兩種數據調整，halted信號在兩個周期內維持為高電平，halted_fall在半個周期內為高電平，停止信號在2.5個周期內維持為高電平。此外，在兩個圖中的停止位的下降沿處，由於pclk_g信號變為高電平，pclk被激活，儘管在數據調整期間，pclk-g繼續與pclk保持相同的時序模式。在該實施方案中，通過一個簡化的PMU電路110B，啟動VPB裝置的時鐘，對VPB塊來講是透明的，該簡化電路不需向主控單元發送信號，其中主控單元為訪問塊。
參考圖7，依照本發明的另一個示例實施方案，一個功率調節電路110C是利用一個VPB從動裝置的時鐘控制來運行的。PMU電路110C提供附加的邏輯來中繼VPB裝置時鐘的時鐘控制信號PSEL、PRDY和PSTB。在該實施方案中，僅當VPB裝置的時鐘起動之後，通過門控發送給時鐘塊的PSEL和PSTB信號和向ASB-VPB橋提供一個外設讀取(PRDY)應答，允許VPB從動裝置的訪問。PMU的PRDY控制信號是利用一個與門通過目標VPB塊的PRDY信號加上PMU的halted_sync_1的反向信號而形成的。PMU的PSTB控制信號是利用一個與門通過PSTB信號加上PMU的halted_sync_1的反向信號而形成的。PMU的PSEL控制信號是利用一個與門通過PSEL加上PMU的halted_sync反向信號而形成的。一旦開啟了VPB塊的時鐘，PMU允許PSEL通過VPB塊。PMU還斷言一個就緒信號，允許VPB塊的PRDY信號通過ASB-VPB橋，PSTB信號通過正在被訪問的VPB塊。
參考圖8，示例時序圖說明了依照本發明的另一個示例實施方案的VPB裝置的PMU調節PCLK。利用一個門控PSEL和PRDY信號的配置，在約5個時鐘周期內訪問一個VPB裝置。開始的一個或兩個時鐘周期用來進行數據調整(見PA/PD)，允許在PSTB的下降沿到來之前有充分的時間來開啟時鐘。當斷言PSEL、PSTB和PWRITE時，VPB裝置在時鐘的上升沿來獲取數據。在pfdy_pmu變為高電平之前，halted信號由高電平變為低電平，由此時halted_fall信號在約半個周期內為高電平。在halted_fall信號的下降沿，pclk被允許(pclk_g變高電平)，而停止信號降為低電平，halted_sync和psel_pmu變為高電平。一個周期之後，halted_sync_1和pstb_pmu變為高電平，隨後prdy_pmu變為高電平。隨著PSTB信號變為低電平，pstb_pmu和prdy_pmu變成低電平，psel_pmu緊隨PSEL信號，同時變為低電平。一旦VPB裝置被允許，pclk和pclk_g以相同的時鐘速率繼續。PMU能夠開啟正在被訪問的VPB裝置的時鐘，對於正在被訪問的電路塊來講是透明的。
在一個相關的應用中，通過寫入停止位，而後採用ASB或VPB總線訪問VPB或ASB裝置，來關閉而後開啟VPB和ASB時鐘。本發明適用於多種類型的總線連接的電路裝置，其中可以控制時鐘來節能。應當理解，本發明不僅僅局限於上面所描述的特定的實例，而應該包括附加的權利要求中陳述的本發明的所有特徵。任何修改、等效處理，以及本發明所適用的多種結構，都屬於本發明的範圍之內。例如，上面說明的總線不必一定是上面所討論的類型。而且，熟練的技術人員應當意識到，雖然計時電路有利於理解示例實施方案和應用是很容易地被設計用於特定的示例應用實例中的，而也可以採用其它的計時電路和相關的電路晶片配置。權利要求也包含了這些可替代的方法。
權利要求
1.一種在數字電子電路裝置中調節消耗的功率的方法，該數字電子電路裝置具有一個訪問電路塊，通過一條數據總線與時鐘控制電路塊相連，響應於一個時鐘信號，該時鐘控制塊通過數據總線進行通信，該方法包括-通過至少減小時鐘控制電路塊的時鐘速度，將時鐘控制電路塊設置為降低功率模式；和-而後，響應於從訪問電路塊到時鐘控制電路塊間的數據訪問通信，在數據總線上產生一個替代響應，傳給該訪問電路塊，和提高該時鐘控制電路塊的時鐘速度，當處於非降低功率模式時，在一個時鐘周期中得出該替代響應，在此期間該時鐘控制塊做出響應。
2.依照權利要求1的方法，進一步包括提供一個連接到數據總線的功率調節電路塊，適用於監測總線從訪問電路塊到時鐘控制電路塊間的數據訪問通信。
3.依照權利要求1的方法，進一步包括提供一個連接到數據總線的功率調節電路塊，適用於激活和禁止時鐘控制塊的降低功率模式。
4.依照權利要求1的方法，進一步包括提供一個連接到數據總線的功率調節電路塊，適用於通過在指引的總線上產生替代響應，對從訪問電路塊到時鐘控制塊之間的數據訪問通信作出響應。
5.依照權利要求1的方法，進一步包括提供一個連接到數據總線的功率調節電路塊，適用於通過提高時鐘控制電路塊的時鐘速度來對從訪問電路塊到時鐘控制塊之間的數據訪問通信作出響應。
6.依照權利要求1的方法，進一步包括提供一個連接到數據總線的功率調節電路塊，適用於通過在指引的總線上產生替代響應和提高時鐘控制電路塊的時鐘速度，對從訪問電路塊到時鐘控制塊之間的數據訪問通信作出響應。
7.依照權利要求6的方法，進一步包括提供一個時鐘控制電路，適用於提供時鐘信號給時鐘控制電路塊並採用功率調節電路塊來調節時鐘控制電路。
8.依照權利要求7的方法，其中減小時鐘控制電路塊的時鐘速度包括阻塞時鐘信號。
9.依照權利要求1的方法，其中減小時鐘控制電路塊的時鐘速度包括阻塞時鐘信號。
10.依照權利要求2的方法，其中提供一個功率調節塊的步驟包括提供對應於控制時鐘塊的功率控制寄存器。
11.一種在數字電子電路裝置中調節消耗的功率的系統，該數字電子電路裝置具有一個訪問電路塊，通過一條數據總線與時鐘控制電路塊相連，響應於一個時鐘信號，該時鐘控制塊被配置並被布置成通過數據總線進行通信，該系統包括-通過至少減小時鐘控制電路塊的時鐘速度，將時鐘控制電路塊設置為降低功率模式的裝置；和-隨後響應於從訪問電路塊到時鐘控制電路塊間的數據訪問通信的裝置，在數據總線上產生一個替代響應，傳給該訪問電路塊，和提高該時鐘控制電路塊的時鐘速度，當非降低功率模式時，在一個時鐘周期中得出該替代響應，在此期間該時鐘控制塊進行響應。
12.依照權利要求11的系統，進一步包括一個連接到數據總線的功率調節電路塊，被配置和布置用來監測總線從訪問電路塊到時鐘控制電路塊間的數據訪問通信。
13.依照權利要求11的系統，進一步包括一個連接到數據總線的功率調節電路塊，被配置和被布置用來激活和禁止時鐘控制塊的降低功率模式。
14.依照權利要求11的系統，進一步包括一個連接到數據總線的功率調節電路塊，被配置和被被布置用來通過在指引的總線上產生替代響應，對從訪問電路塊到時鐘控制塊之間的數據訪問通信做出響應。
15.依照權利要求11的系統，進一步包括一個連接到數據總線的功率調節電路塊，被配置用來通過提高時鐘控制電路塊的時鐘速度來對從訪問電路塊到時鐘控制塊之間的數據訪問通信做出響應。
16.依照權利要求11的系統，進一步包括一個連接到數據總線的功率調節電路塊，被配置和被布置用來通過在指引的總線上產生替代響應和提高時鐘控制電路塊的時鐘速度，對從訪問電路塊到時鐘控制塊之間的數據訪問通信做出響應。
17.依照權利要求16的系統，進一步包括一個時鐘控制電路，被配置和被布置用來提供時鐘控制電路塊的時鐘信號，其中功率調節電路塊被配置和被布置用來調節時鐘控制電路。
18.依照權利要求17的系統，其中在減小時鐘速度時，發至時鐘控制電路的時鐘信號被阻塞。
19.依照權利要求11的系統，其中在減小時鐘速度時，發至時鐘控制電路的時鐘信號被阻塞。
20.依照權利要求2的系統，其中功率調節電路塊包括一個對應於控制時鐘塊的功率控制寄存器。
全文摘要
一種功率調節系統，允許所選擇的電路塊以一種不需修改其它試圖與其通信的總線連接的電路塊的方式，在降低的功率下運行。與本發明的一個實施方案相一致，該方法是在一個數字電子電路裝置中實現的，該裝置具有一個通過數據總線與一個時鐘控制電路塊相連的訪問電路塊。通過降低，如減小或阻塞，時鐘控制電路塊的時鐘速度，以阻止其通過數據總線進行通信的能力，對該時鐘控制塊進行功率調節。一旦時鐘控制電路塊被設置為降低功率模式，則監控總線從存取電路塊到該時鐘控制電路塊間的數據訪問通信。作為對這一通信的相應，在數據總線上產生一個替代的響應，指向存取電路塊，增加該時鐘控制電路塊的時鐘速度，並結束降低功率模式，以便進一步與存取電路塊進行通信。
文檔編號G06F1/32GK1471664SQ01803701
公開日2004年1月28日 申請日期2001年11月13日 優先權日2000年11月15日
發明者R·塞蒂亞, R 塞蒂亞 申請人:皇家菲利浦電子有限公司