一種多分量混合信號發生器及多分量混合信號發生方法
2023-05-20 11:36:16
一種多分量混合信號發生器及多分量混合信號發生方法
【專利摘要】本發明公開了一種多分量混合信號發生器及多分量混合信號發生方法，由單片FPGA和模擬電路構成，單片FPGA內嵌有接口單元、時鐘發生單元、脈衝邏輯發生單元和相頻邏輯發生單元，模擬電路包括脈衝波變換、正弦波混合、全分量疊加3個環節；模擬電路與FPGA連線數與混合信號分量數一致；混合信號包括1個直流分量、若干個脈衝分量和正弦分量，每個分量的幅度、頻率、脈寬、初始相位均可設置；所有分量的幅度由微處理器直接設置DAC實現；模擬電路與FPGA連線數與信號分量數相等。本發明特別適合需要波形複雜、多源獨立疊加、長運行時間等一個或多個特徵的應用場合。本發明可以實現諧波合成，還可升級為多路多分量混合信號發生器。
【專利說明】一種多分量混合信號發生器及多分量混合信號發生方法
[0001](一)【技術領域】
本發明涉及一種多分量混合信號發生器，混合信號分量包括直流分量以及多個正弦分量和脈衝分量，特別涉及一種波形複雜、多分量獨立疊加的混合信號發生器。
[0002](二)【背景技術】
任意波發生器已其能產生複雜的波形在電子測試及激勵模擬方面有著廣泛的應用，已經成為一種基礎電子測量儀器。任意波形發生器的波形發生電路包括三大部分:用于波形數據傳輸的外部接口電路(如USN、LAN等)，數字邏輯電路和模擬電路。數字邏輯電路由控制邏輯、波形存儲器、相位累加器等單元組成DDS電路，以較高速率向模擬電路部分輸出波形數據；模擬電路部分由波形變換DAC、幅度設置DAC、低通濾波器、乘法器等單元組成，DAC以相同速率接收數字電路部分輸出的波形數據。
[0003]任意波形發生器的技術提升主要有三:一是波形變換DAC轉換速率的提高及相關高速電路設計，二是波形存儲容量的擴充，三是任意波形生成方法及波形數據傳輸。任意波形數據的來源主要有二: 一是直接採集的現實信號時間序列，二是複雜的時間函數等時間間隔抽樣後的時間序列。
[0004]自然界的信號是複雜的，往往是多個來源的獨立信號的混合；根據傅立葉變換原理，單個複雜的周期信號可以展開成多級正弦諧波之和。自然信號用電信號模擬時，往往還帶有直流分量和脈動，因此用直流分量、多個脈衝分量和正弦分量的混合可以很好地模擬真實的自然信號。然而任意波形發生器在模擬多個分量混合形成的複雜波形時，無能是在操作便捷程度和波形真實程度上，都存在重大缺陷。
[0005]當混合信號的一個或多個參數需要改變時，將使任意波形數據全部變化。計算機首先要重新計算生成新的波形數據，然後通過外部接口將新的波形數據傳送到任意波發生器，任意波發生器再將新的波形數據變換為複雜波形。每改變一次參數，就需要重複上述過程一次，操作繁瑣，而且需要由計算機輔助，參數改變所需時間長；如果沒有計算機輔助，混合信號參數改變幾乎無法實現。
[0006]若干個獨立分量形成的混合信號在時間上可視為一個隨機信號。但是由於任意波發生器的波形存儲器容量有限，其輸出任意波形在時間上仍然是一個周期性信號，且複雜時間函數量化形成會產生截斷誤差。當任意波發生器長時間輸出信號後，因其波形的周期性和截斷誤差的累計，與獨立分量疊加的混合信號理想值相比，會產生失真，時間越長，失真越大。
[0007]用多臺函數/任意波發生器輸出信號疊加可以模擬所需的多分量混合信號。儀器的增多會帶來諸多不便；每臺儀器時基不同源，隨時間增加也會造成疊加信號波形失真加大。
[0008](三)
【發明內容】
本發明的目的在於提供一種特別適合需要波形複雜、多源獨立疊加、長運行時間等一個或多個特徵的應用場合；當各分量的頻率成整數倍關係時，具有諧波合成信號源功能；所有參數均獨立設置，參數改變方便快捷的多分量混合信號發生器。[0009]本發明的目的是這樣實現的:它是由模擬電路和單片可編程邏輯器件(FPGA/CPLD)構成，可編程邏輯器件內嵌有接口單元、時鐘發生單元、脈衝控制邏輯單元和相頻控制邏輯單元；接口電路連接微處理器，時鐘發生單元連接外部輸入時鐘，接口電路分別連接脈衝控制邏輯單元和相頻控制邏輯單元，時鐘發生單元分別連接脈衝控制邏輯單元、相頻控制邏輯單元和模擬電路；脈衝控制邏輯單元包括脈衝參數鎖存器、脈衝控制邏輯數控振蕩器、脈衝控制邏輯相位加法器和數據比較器，時鐘發生單元連接脈衝控制邏輯數控振蕩器，脈衝控制邏輯數控振蕩器連接脈衝控制邏輯相位加法器，脈衝控制邏輯相位加法器連接數據比較器，數據比較器連接模擬電路；相頻控制邏輯單元包括相頻參數鎖存器、相頻控制邏輯數控振蕩器和相頻控制邏輯相位加法器，時鐘發生單元連接相頻控制邏輯數控振蕩器，相頻控制邏輯數控振蕩器連接相頻控制邏輯相位加法器，相頻控制邏輯相位加法器連接模擬電路。
[0010]本發明還有這樣一些技術特徵:
1、所述的時鐘發生單元包括鎖相環倍頻單元和偶數分頻單元，外部輸入時鐘連接鎖相環倍頻單元，鎖相環倍頻單元分別連接偶數分頻單元、脈衝控制邏輯單元和相頻控制邏輯單元，偶數分頻單元連接模擬電路；
2、所述的模擬電路包括脈衝波變換單元、正弦分量混合單元、全分量疊加單元三部分，微處理器連接脈衝波變換單元，脈衝波變換單元和偶數分頻單元分別連接正弦分量混合單元，正弦分量混合單元連接全分量疊加單元，全分量疊加單元輸出即為最終輸出；
3、所述的脈衝波變換單元包括脈衝波變換二選一模擬開關和脈衝波變換差動放大器，微處理器、脈衝控制邏輯單元和相頻控制邏輯單元分別連接脈衝波變換二選一模擬開關，脈衝波變換二選一模擬開關連接脈衝波變換差動放大器，脈衝波變換差動放大器連接正弦分量混合單元；
4、所述的正弦分量混合單元包括第一級等權重加法器、第一級無源低通濾波器、正弦分量混合二選一模擬開關、正弦分量混合差動放大器和第二級無源低通濾波器，脈衝波變換差動放大器連接第一級等權重加法器，第一級等權重加法器連接第一級無源低通濾波器，第一級無源低通濾波器、偶數分頻單元分別連接正弦分量混合二選一模擬開關，正弦分量混合二選一模擬開關連接正弦分量混合差動放大器，正弦分量混合差動放大器連接第二級無源低通濾波器，第二級無源低通濾波器連接全分量疊加單元；
5、所述的全分量疊加單元包括第二級等權重加法器；第二級無源低通濾波器連接第二級等權重加法器，第二級等權重加法器輸出即為最終輸出。
[0011]本發明所述的多分量混合信號發生器信號發生電路由模擬電路和單片FPGA構成，模擬電路中無須使用模擬乘法器，FPGA無須使用存儲器資源。模擬電路可以劃分為脈衝波變換、正弦分量混合、全分量疊加三個環節。FPGA內嵌了接口單元、時鐘發生單元、K個脈衝控制邏輯單元，N-K-1個相頻控制邏輯單元。相頻控制邏輯和脈衝控制邏輯均需要使用帶相位預置功能的數控振蕩器，其工作原理在DDS波形合成技術中有詳細論述，因而直接使用。
[0012]本發明總分量數定義為任意整數N，通常取為4、8、16、32、40等。混合信號分別由I個直流分量、K個脈衝分量、N-K-1個正弦分量構成，K取值為O到N-1，每個分量的幅度、頻率、脈寬、初始相位均可獨立設置。[0013]在本發明所述的FPGA中，接口電路將來自微處理器的串行總線轉換為內部並行總線BUS，以設置各脈衝控制邏輯單元和相頻控制邏輯單元參數；接口單元還引入來自微處理器的全局復位SRST信號。
[0014]在本發明所述的FPGA中，時鐘發生單元產生兩種時鐘信號:第一個是高頻時鐘信號Fsys，它是外部輸入時鐘經數字鎖相環倍頻後產生，作為所有脈衝控制邏輯單元和相頻控制邏輯單元的系統時鐘；第二個是由Fsys經偶數分頻後得到的基頻方波信號FBAS，作為正弦分量混合時的差頻時鐘。
[0015]在本發明所述的FPGA中，K個脈衝控制邏輯單元電路結構完全相同，脈衝控制邏輯電路由脈衝參數鎖存器、脈衝控制邏輯數控振蕩器、脈衝控制邏輯相位加法器、數據比較器等組成。脈衝控制邏輯數控振蕩器工作時鐘為Fsys，由SRST信號同步復位；脈衝控制邏輯數控振蕩器的高位輸出與相位字相加；脈衝控制邏輯加法器高位輸出與脈寬字比較，數據比較器的輸出(小於等於邏輯關係)即為所需的脈衝邏輯信號；頻率字、相位字和脈寬字由微處理器設置脈衝參數鎖存器。當K=O時，表明FPGA中無脈衝控制邏輯單元，混合信號中無脈衝分量。
[0016]在本發明所述的FPGA中，N-K-1個相頻控制邏輯單元電路結構完全相同，相頻控制邏輯電路由相頻參數鎖存器、相頻控制邏輯數控振蕩器、相頻控制邏輯相位加法器等組成。相頻控制邏輯數控振蕩器工作時鐘為Fsys,由SRST信號同步復位；相頻控制邏輯數控振蕩器的高位輸出與相位字相加；相頻控制邏輯加法器的最高位輸出即為相頻邏輯信號；頻率字、相位字由微處理器設置相頻參數鎖存器。當K=N-1時，表明FPGA中無相頻控制邏輯單元，混合信號中無正弦分量。
[0017]在本發明所述的模擬電路中，微處理器直接設置一個N通道DAC (也可使用幾個DAC並行工作，總通道數為N)，輸出N個直流信號V0 ~N_1; N個脈衝波變換單元二選一模擬開關的公共端分別接N個直流信號Vtl ~ N_1; Nf脈衝波變換單元二選一模擬開關的2個輸出分別作為脈衝波變換單兀差動放大器的2個輸入,脈衝波變換單兀差動放大器的輸出信號分別為AStl ~ N_1； N個開關的驅動信號分別為SWtl ~ N_10 Sff0直接來自微處理器，AS0表徵混合信號的直流分量！SW1 ~ K為K個脈衝邏輯單兀信號輸出，AS1 ~ κ表徵混合信號的K個脈衝分量，當K=O時表明混合信號不包含脈衝分量；SWK+1 ~ η為N-K-1個相頻邏輯單元信號輸出，ASK+1 ~ η表徵混合信號的N-K-1個正弦分量。該部分電路可以視為脈衝波變換環節。
[0018]在本發明所述的模擬電路中，N-K-1個相頻模擬信號ASK+1 ~ N_K_i經第一級加法器等權重相加，疊加後的信號經第一級無源低通濾波、同相放大後輸出到正弦分量混合二選一模擬開關的公共端，基頻方波邏輯信號FBAS控制該正弦分量混合二選一模擬開關，開關的2個輸出分別作為正弦分量混合差動放大器的2個輸入，正弦分量混合差動放大器的輸出經第二級無源低通濾波、同相放大後為SINS，SINS混合了所有正弦分量。該部分電路可以視為正弦分量混合環節；如K=N-1,則該環節電路不存在。
[0019]在本發明所述的模擬電路中，SINS為第二級加法器的一個輸入，AStl ~ κ分別作為第二級加法器的另外Κ+1個輸入(直流分量和K個脈衝分量);該加法器的各輸入等權重，加法器的輸出即為本發明所要發生的多分量混合信號SMIX。該部分電路可視為全分量疊加環節。
[0020]在本發明所述的模擬電路中，為產生多正弦分量的混合信號，採用了 2級無源低通濾波器濾波。根據信號濾波理論可知:第一級濾波器濾波後的信號可以視為N-K-1個正弦分量疊加；各正弦分量的頻率分別為SWK+1 ~ 的頻率,各正弦分量的幅度分別為νκ+1 ~的比例變換，每個分量的相移與由其自身頻率及第一級濾波器參數決定；各正弦分量的高次諧波衰減很大，可以視為噪聲。第二級濾波器濾波後的信號可以視為N-K-1個正弦分量頻率變換後疊加；各正弦分量的頻率分別為SWK+1 ~ η頻率與基頻方波FBAS頻率之差，各正弦分量的幅度分別為VK+1 ~ η的比例變換，每個分量的相移與由其自身頻率及兩級濾波器參數決定。
[0021]當本發明所述的混合信號全部分量中不包含正弦分量，該信號即為帶有直流偏置的多脈衝分量混合信號源。此時K=N-1，Sff1 ~ η全部來自FPGA的N-1個脈衝控制邏輯單元，FPGA中也不需要任何相頻邏輯信號發生單元。
[0022]當本發明所述的混合信號全部分量中不包含脈衝分量，該信號即為帶有直流偏置的多頻率分量混合信號源；若各正弦分量的頻率成整數倍關係，則混合信號即為帶直流偏置的諧波合成信號。此時K=0，Sff1 ~ H全部來自FPGA的N-1個相頻控制邏輯單元，FPGA中也不需要任何脈衝邏輯信號發生單元。[0023]當將本發明所述的產生多分量混合信號的模擬電路視為一個混合信號模擬變換單元時，可以使多個混合信號模擬變換單元在單片FPGA及微處理器支持下並行工作，成為多通道多分量混合信號發生器。各通道的所有分量均由SRST同步而且採用相同的系統時鐘，可實現多通道間混合信號同步。
[0024]通過對本混合信號發生器的模擬電路分析可以發現，直流分量和各脈衝分量的幅度增益相同，各正弦分量的幅度增益相同；各脈衝分量的延時特性一致，通常可以忽略；各正弦分量的幅頻特性和相頻特性一致。因此需要校準的參數包括:直流分量增益、正弦分量增益、正弦分量的幅頻特性、正弦分量的相頻特性。各參數校準過程如下:
直流分量的幅度增益校準過程如下:通過微處理器設置DAC第O通道的碼值，而令DAC所有其他通道碼值零、頻率為上限，用數字萬用表測混合信號輸出的直流電壓值，經換算可以確定直流分量的增益係數。
[0025]正弦分量的幅度增益校準過程如下:通過微處理器設置中第N-1通道的碼值，SWn^1的頻率為固定方波FBAS頻率加IkHz ;令DAC所有其他通道碼值零、頻率為上限，用數字萬用表測混合信號輸出的交流電壓值，經換算可以確定交流分量的增益係數。
[0026]正弦分量的幅頻特性校準過程如下:通過微處理器設置Vtl ~ Ν_2為0，V η為滿度值，Sff1至SWk頻率為0，SffK+1至SWN_2頻率為上限。不斷改變的SWN_i頻率值，SWN_1的頻率在基頻方波FBAS頻率基礎上步進(如IkHz)遞增，用示波器測量混合信號輸出的在不同頻率時的交流電壓值，經換算可以確定正弦信號的幅頻特性。
[0027]正弦分量的相頻特性校準過程如下:通過微處理器設置Vtl ~ N_2為0，V η為滿度值，Sff1至SWk頻率為0，SffK+1至SWN_3頻率為上限，SffK+1至SWN_1的初始相位為零。SWN_1的頻率為基頻方波FBAS頻率基礎上步進(如IkHz)遞增，SWN_2的頻率為SWim的頻率減去基頻方波FBAS的頻率，每設置一次SWim的頻率，SRST同步一次，用示波器測量混合信號輸出和SWN_2在不同頻率條件下的相位差(兩者同頻)，以此確定正弦分量的相頻特性。
[0028]綜上所述，本發明還提供了一種多分量混合信號發生方法，混合信號由I個直流分量、K個脈衝分量、N-K-1個正弦分量組成；信號發生電路由單片FPGA和模擬電路組成，可編程邏輯器件內嵌了接口電路、時鐘發生電路及若干路控制邏輯單元，可編程邏輯器件的型號和封裝根據混合信號的分量數及分量參數指標來確定，該方法步驟包括:
(1)接口電路將微處理器的串行總線換成內部並行總線，以設置各正弦分量的頻率字、相位字，設置各脈衝分量的頻率字、相位字、脈寬字，接口電路還從微處理器引入復位信號SRST ；
(2)時鐘發生電路產生系統時鐘Fsys和由Fsys偶數分頻產生的基頻方波信號FBAS；
(3)K個脈衝控制邏輯單元產生脈衝控制信號SW1 ~ κ，K為O代表混合信號無脈衝分量；K個脈衝控制邏輯單元電路結構完全相同；在每個脈衝控制邏輯單元中，帶相位預置功能的脈衝控制邏輯數控振蕩器的輸入為頻率字、相位字、脈寬字，工作時鐘為Fsys，復位由SRST實現，脈衝控制邏輯數控振蕩器的高位輸出與脈寬字比較，數據比較器的輸出(小於等於邏輯關係)即是脈衝控制信號；
(4)N-K-1個相頻控制邏輯單元產生相頻控制信號SWK+1 ~ N_1； K為N-K-1代表混合信號無正弦分量；N-K-1個相頻控制邏輯單元電路結構完全相同；在每個相頻控制邏輯單元中，帶相位預置功能的相頻控制邏輯數控振蕩器的輸入為頻率字和相位字，工作時鐘為Fsys，復位由SRST實現，相頻控制邏輯數控振蕩器的最高位輸出即是相頻控制信號，對應的正弦分量頻率為該相頻控制信號與基頻方波信號FBAS頻率之差。
[0029](5)模擬電路受微處理器和FPGA雙重控制；微處理器直接設置N路DAC輸出並驅動控制信號SWc^FPGA輸出FBAS並驅動控制信號SW1 ~ ；Sff0 ~ 控制直流信號變換產生N個極性變化的模擬信號AS0 ~ H、ASK+1 ~ η經等權重疊加、低通濾波、與FBAS混頻、再低通濾波後形成混合所有正弦分量的信號SINS ；AS0 ~ K和SINS經等權重疊加，即產生本發明的多分量混合信號SMIX，所有分量參 數均獨立設置。
[0030](6)當多個模擬電路在單片FPGA及微處理器支持下並行工作時，即升級成為多通道多分量混合信號發生器，且可實現多通道混合信號同步。
[0031]本發明的優勢在於:特別適合需要波形複雜、多源獨立疊加、長運行時間等一個或多個特徵的應用場合；當各分量的頻率成整數倍關係時，具有諧波合成信號源功能；當多組模擬電路在單片大容量FPGA控制下並行工作時，本發明可升級為多路多分量混合信號發生器。此外本混合信號發生器的所有參數均獨立設置，參數改變方便快捷。
[0032](四)【專利附圖】
【附圖說明】
圖1為本發明的多分量混合信號發生器通用結構框圖。
[0033]圖2為實施本發明的八分量混合信號發生器總體框圖。
[0034]圖3是圖2所示的脈衝控制邏輯單元原理框圖。
[0035]圖4是圖2所示的單個相頻控制邏輯單元原理框圖。
[0036]圖5是圖2所示的模擬電路原理框圖。
[0037]圖6為實施本發明的雙路八分量混合信號發生器總體框圖。
[0038](五)【具體實施方式】
下面結合附圖介紹本發明的兩種較佳實施方式。
[0039]實施例一:
結合圖2，為本發明的第一種較佳實施方式，混合信號由I個直流分量、I個脈衝分量、6個正弦分量疊加而成，共8個分量，其波形發生電路由單片FPGA和模擬電路組成。[0040]在FPGA中，微處理器通過接口電路設置所有分量參數；微處理器還提供全局同步信號SRST ;晶振時鐘經數字鎖相環倍頻後輸出高頻系統時鐘Fsys，Fsys通常為280MHz ；Fsys經偶數分頻後產生頻率為140kHz的基頻方波信號FBAS。
[0041]圖3為圖2中的脈衝控制邏輯單元結構示意圖，其電路工作原理如下:40Bit的頻率字作為數控振蕩器工作參數，其工作時鐘為Fsys，由SRST信號同步復位；脈衝控制邏輯數控振蕩器的高12Bit輸出與12Bit相位字相加；脈衝控制邏輯加法器的高IOBit與IOBit的脈寬比較，比較器的小於等於輸出即為脈衝邏輯信號SW1 ;頻率字、相位字、脈寬字由微處理器設置。SW1正常工作頻率範圍為O?IOOkHz0
[0042]圖4為圖2中的單個相頻控制邏輯單元電路結構示意圖，FPGA中共有6個相頻控制邏輯單元。相頻控制邏輯單元電路工作原理如下:40Bit的頻率字作為相頻控制邏輯數控振蕩器工作參數，其工作時鐘為Fsys,由SRST信號同步復位；相頻控制邏輯數控振蕩器的高12Bit輸出與12Bit相位字相加；相頻控制邏輯加法器的最高位輸出即為相頻邏輯信號SWK+1 ~ 中的一個；頻率字、相位字由微處理器設置。SWK+1 ~ 工作頻率範圍為140kHz?240kHz ο
[0043]圖5為圖2中的模擬電路原理框圖，其工作原理如下:微處理器直接設置一個串行8通道DAC (如DAC8168)產生8個直流分量Vtl ~ 7，8個脈衝波變換單元二選一模擬開關的公共端分別接8個直流信號Vtl ~ 7，8個脈衝波變換單元二選一模擬開關的2個輸出分別作為脈衝波變換單元差動放大器的2個輸入，脈衝波變換單元差動放大器的輸出信號為
~ 7，8個開關的驅動信號分別為SWtl ~ 7。Sff0直接來自微處理器，AS0表徵混合信號的直流分量；SWi為脈衝邏輯單元信號輸出，AS1表徵混合信號的脈衝分量，SW2 ~ 7為6個相頻邏輯單兀信號輸出，AS2 ~ 7表徵混合信號的6個正弦分量,AS2 ~ 7經第一級加法器等權重相加,疊加後的信號經第一級無源低通濾波、同相放大後輸出到正弦分量混合二選一模擬開關的公共端，基頻方波邏輯信號FBASs控制該正弦分量混合二選一模擬開關，2個輸出分別作為差動放大器的2個輸入，正弦分量混合差動放大器的輸出經第二級無源低通濾波、同相放大後為SINS，SINS混合了所有正弦分量。SINS、AS。、AS1為第二級等權重加法器的三個輸入，力口法器等權重疊加後的輸出即為本發明所要發生的多分量混合信號SMIX。
[0044]實施上述第一種方式的混合信號發生器，使用的元器件有:1個FPGA、1個8通道DAC,3個模擬多路開關、6個四運放、I個8排阻、I個4排阻，以及若干電感、電容、電阻。
[0045]上述第一種混合信號發生器的實施方式，也需要直流分量增益係數、正弦分量增益係數、正弦分量的幅頻特性、正弦分量的相頻特性進行校準，校準方法與前面
【發明內容】
部分所述校準方法完全一致。
[0046]實施例二:
結合圖6，為本發明的第二種較佳實施方式，能產生2路混合信號，每路混合信號由I個直流分量和7個正弦分量構成。單片FPGA中，去掉了脈衝控制邏輯單元，而相頻控制邏輯單元增加到14個，每路混合信號對應7個，因此本圖中FPGA的數字邏輯電路資源要比圖2中FPGA的多。本圖中的每個模擬電路與圖2中的模擬電路基本相同，差異在於兩級加法器的輸入個數有變化；本圖第一級加法器增加了 I個輸入，輸入為AS1 ~ 7 ;第二級加法器減少了 I個輸入，輸入為AStl和SINS。由於2路混合信號各分量均米用同一時鐘Fsys和同一全局同步SRST，兩路混合信號可以實現同步。[0047]上述第二種雙路混合信號發生器的實施方式，需要兩個通道信號的直流分量增益係數、正弦分量增益係數、正弦分量的幅頻特性、正弦分量的相頻特性，校準方法與前面
【發明內容】
部分所述校準方法完全一致。
[0048]關於在圖2和圖6中的FPGA選型，FPGA應該在滿足本發明所有功能指標的基礎上略有剩餘，常用的FPGA容量可驅動產生多通道多分量混合信號的。運用QUARTUSE II仿真設計表明:如採用ALTERA公司的FPGA器件EP2C5T144，其資源足夠滿足驅動4個模擬電路來驅動實現4通道上述八分量混合信號。
[0049]以上所述的僅為本發明的具體實施例，並不用於限定本發明的保護範圍，凡在本發明精神和原則之內的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種多分量混合信號發生器，其特徵在於:它是由模擬電路和單片可編程邏輯器件構成，可編程邏輯器件內嵌有接口單元、時鐘發生單元、脈衝控制邏輯單元和相頻控制邏輯單元，接口電路連接微處理器，時鐘發生單元連接外部輸入時鐘，接口電路分別連接脈衝控制邏輯單元和相頻控制邏輯單元，時鐘發生單元分別連接脈衝控制邏輯單元、相頻控制邏輯單元和模擬電路；脈衝控制邏輯單元包括脈衝參數鎖存器、脈衝控制邏輯數控振蕩器、脈衝控制邏輯相位加法器和數據比較器，時鐘發生單元連接脈衝控制邏輯數控振蕩器，脈衝控制邏輯數控振蕩器連接脈衝控制邏輯相位加法器，脈衝控制邏輯相位加法器連接數據比較器，數據比較器連接模擬電路；相頻控制邏輯單元包括相頻參數鎖存器、相頻控制邏輯數控振蕩器和相頻控制邏輯相位加法器，時鐘發生單元連接相頻控制邏輯數控振蕩器，相頻控制邏輯數控振蕩器連接相頻控制邏輯相位加法器，相頻控制邏輯相位加法器連接模擬電路。
2.根據權利要求1所述的一種多分量混合信號發生器，其特徵在於:所述的時鐘發生單元包括鎖相環倍頻單元和偶數分頻單元，外部輸入時鐘連接鎖相環倍頻單元，鎖相環倍頻單元分別連接偶數分頻單元 、脈衝控制邏輯單元和相頻控制邏輯單元，偶數分頻單元連接模擬電路。
3.根據權利要求2所述的一種多分量混合信號發生器，其特徵在於:所述的模擬電路包括脈衝波變換單元、正弦分量混合單元、全分量疊加單元三部分，微處理器連接脈衝波變換單元，脈衝波變換單元和偶數分頻單元分別連接正弦分量混合單元，正弦分量混合單元連接全分量疊加單元，全分量疊加單元輸出即為最終輸出。
4.根據權利要求3所述的一種多分量混合信號發生器，其特徵在於:所述的脈衝波變換單元包括脈衝波變換二選一模擬開關和脈衝波變換差動放大器，微處理器、脈衝控制邏輯單元和相頻控制邏輯單元分別連接脈衝波變換二選一模擬開關，脈衝波變換二選一模擬開關連接脈衝波變換差動放大器，脈衝波變換差動放大器連接正弦分量混合單元。
5.根據權利要求4所述的一種多分量混合信號發生器，其特徵在於:所述的正弦分量混合單元包括第一級等權重加法器、第一級無源低通濾波器、正弦分量混合二選一模擬開關、正弦分量混合差動放大器和第二級無源低通濾波器，脈衝波變換差動放大器連接第一級等權重加法器，第一級等權重加法器連接第一級無源低通濾波器，第一級無源低通濾波器、偶數分頻單元分別連接正弦分量混合二選一模擬開關，正弦分量混合二選一模擬開關連接正弦分量混合差動放大器，正弦分量混合差動放大器連接第二級無源低通濾波器，第二級無源低通濾波器連接全分量疊加單元。
6.根據權利要求5所述的一種多分量混合信號發生器，其特徵在於:所述的全分量疊加單元包括第二級等權重加法器；第二級無源低通濾波器連接第二級等權重加法器，第二級等權重加法器輸出即為最終輸出。
7.根據權利要求1所述的一種多分量混合信號發生方法，其特徵在於:混合信號由I個直流分量、K個脈衝分量、N-K-1個正弦分量組成，所有分量參數均獨立設置；信號發生電路由單片FPGA和模擬電路組成，可編程邏輯器件內置了接口電路、時鐘發生電路及若干路控制邏輯單元，可編程邏輯器件的型號和封裝根據混合信號的分量數及分量參數指標來確定，該方法步驟包括: (I)接口電路將微處理器的串行總線換成內部並行總線，以設置各正弦分量的頻率字、相位字，設置各脈衝分量的頻率字、相位字、脈寬字，接口電路還從微處理器引入復位信號SRST ； (2)時鐘發生電路產生系統時鐘Fsys和由Fsys偶數分頻產生的基頻方波信號FBAS； (3)K個脈衝控制邏輯單元產生脈衝控制信號SW1 ~ κ，K為O代表混合信號無脈衝分量；K個脈衝控制邏輯單元電路結構完全相同；在每個脈衝控制邏輯單元中，帶相位預置功能的脈衝控制邏輯數控振蕩器的輸入為頻率字和相位字，工作時鐘為Fsys，復位由SRST實現，脈衝控制邏輯數控振蕩器的高位輸與脈寬字比較，數據比較器的輸出(小於等於邏輯關係)即是脈衝控制信號； (4)N-K-1個相頻控制邏輯單元產生相頻控制信號SWK+1 ~ N_1； K為N-K-1代表混合信號無正弦分量；N-K-1個相頻控制邏輯單元電路結構完全相同；在每個相頻控制邏輯單元中，帶相位預置功能的相頻控制邏輯數控振蕩器的輸入為頻率字和相位字，工作時鐘為Fsys，復位由SRST實現，相頻控制邏輯數控振蕩器的最高位輸出即是相頻控制信號，對應的正弦分量頻率為該相頻控制信號與基頻方波信號FBAS頻率之差； (5)模擬電路受微處理器和FPGA雙重控制；微處理器直接設置N路DAC輸出並驅動控制信號SWtl, FPGA輸出FBAS並驅動控制信號SW1 ~ ；Sff0 ~ 控制直流信號變換產生N個極性變化的模擬信號AS0 ~ H、ASK+1 ~ η經等權重疊加、低通濾波、與FBAS混頻、再低通濾波後形成混合所有正弦分量的信號SINS ；AS0 ~ κ和SINS經等權重疊加，即產生本發明的多分量混合信號SMIX ； (6)當多個模擬電路在單片FPGA及微處理器支持下並行工作時，即升級成為多通道多分量混合信號發生器，且可實現多通道混合信號同步。
【文檔編號】H03K3/02GK103607182SQ201310626687
【公開日】2014年2月26日 申請日期:2013年12月2日 優先權日:2013年12月2日
【發明者】童子權, 任麗軍, 於曉洋, 孫連義, 李卓然, 林舒 申請人:哈爾濱理工大學