互補金屬氧化物半導體器件的製造方法
2023-05-20 14:13:36
專利名稱：互補金屬氧化物半導體器件的製造方法
技術領域：
本發明涉及半導體製造技術領域，特別涉及一種互補全屬氧化物半導體
器件的製造方法。
背景技術：
互補金屬氧化物半導體器件由於其低電壓、低功耗、集成度高而被廣泛
應用於計算機及通訊領域。專利申請號為200510069668.2的中國專利公開一種 互補型金屬氧化物半導體器件及其製造方法。互補金屬氧化物半導體器件是 在同一集成電路上集成N型金屬氧化物半導體電晶體(NMOS)和P型金屬氧化 物半導體電晶體(PMOS)，由於NMOS及PMOS不同的工作方式，因而對其閾 值電壓調整需要分別進行。圖1A 圖1F是現有技術中互補型金屬氧化物的制 造方法。如圖1A所示，首先提供一P型帶有外延層lOOa的半導體襯底lOO，，並 對所述襯底表面清洗。如圖1B所示，旋塗光致抗蝕劑102，並通過曝光顯影形 成N阱圖案103,然後將襯底100置入離子注入設備，進行N型雜質磷摻雜。形 成N阱104。除去光致抗蝕劑102。並進行退火處理以修復摻雜過程對晶格的破 壞。如圖1C所示，再次旋塗光致抗蝕劑106並形成P阱圖案105，通過P型雜質 注入形成P阱108,除去光致抗蝕劑106並再次退火。4妄著如圖1D所示，在所述 半導體襯底100表面形成一場氧化層110。如圖1E所示，在所述場氧化層上旋 塗光致抗蝕劑107並定義出圖案109，將所述帶有圖案109的半導體襯底100放 入到離子注入設備，對其進行P型摻雜，該摻雜步驟用來調節N阱種雜質濃度 進而調節形成的PMOS閾值電壓。摻雜完成後移出所述半導體襯底100並去除 光致抗蝕劑107。如圖1F所示，在所述半導體襯底上形成一氧化層lll,該氧 化層作為柵氧，也在後面的摻雜步驟中作為襯底的保護層，使摻雜離子對襯 底的損傷減小。再次將半導體襯底送入離子摻雜設備，同時對N阱和P阱進行P 型摻雜。該摻雜同時改變NMOS和PMOS的閾值電壓。由於該互補金屬氧化物 半導體器件PMOS工作在埋溝道模式，同時對PMOS和NMOS進行摻雜常常對 PMOS閾值電壓調節不夠，因而需預先對所述P阱4參雜，然後再同時進行4參雜 調節PMOS和NMOS的閾值電壓。隨後在所述半導體襯底1 OO上形成淺溝槽隔 離101和柵極112,然後進行金屬互連，如圖1G所示。
現有技術的互補型金屬氧化物電晶體製造在對閾值電壓的調整時，首先 需要通過光刻定義出P阱區域對P阱進行預摻雜，再去除光致抗蝕，然後進行 同時對N阱和P阱摻雜，增加了額外的光刻步驟，且半導體體襯底需要兩次進 入離子注入設備，增加了工藝的複雜性，且延長了產品生產周期並增加了費用。
發明內容
本發明提供一種互補金屬氧化物半導體器件的製造方法，該方法能夠簡 化閾值電壓的調節工藝。
本發明提供的一種互補金屬氧化物半導體器件的製造方法，包括
提供一半導體襯底；
在所述半導體襯底中形成N阱和P阱；
在所述半導體襯底上形成氧化層；
對所述N阱和P阱進行第一階段摻雜；
對所述N阱和P阱進行第二階段4參雜；
在所述N阱和P阱區域形成棚-極、源才及和漏才及。
所述第一階段摻雜能量為55KeV 75KeV。
所述第一階段摻雜能量為90KeV 110KeV。
所述第二階段摻雜能量為55KeV 75KeV。
所述第二階段摻雜能量為90KeV 110KeV。
所述摻雜物質為硼。
所述半導體襯底為P型或N型襯底。
所述半導體襯底上有外延層。
所述N阱和P阱的形成步驟為
在所述半導體襯底上旋塗第一光致抗蝕劑並曝光顯影形成N阱圖案； 對所述具有N阱圖案的襯底進行N型摻雜； 去除所述第一光致抗蝕劑； 對所述半導體襯底退火；
在所述半導體襯底上旋塗第二光致抗蝕劑並形成P阱圖案； 對所述具有P阱圖案的襯底進行P型摻雜； 去除所述第二光致抗蝕劑；
對所述半導體襯底進行退火。
該方法進一步包括在所述柵極、源極和漏才及上形成互連層。
相應的，本發明還一種互補金屬氧化物半導體器件的製造方法，包括
提供一半導體襯底；
在所述半導體襯底中形成P阱；
在所述半導體村底上形成氧化層；
對所述半導體襯底進行第一階段摻雜；
對所述半導體襯底進行第二階段摻雜；
在所述P阱區域和P阱區外半導體襯底上分別形成柵極、源極和漏極。
所述第一階段摻雜能量為55KeV 75KeV。
所述第一階段摻雜能量為90KeV 110KeV。
所述第二階段摻雜能量為55KeV 75KeV。
所述第二階段摻雜能量為90KeV 110KeV。
所述摻雜物質為硼。
所述半導體襯底為N型襯底。
所述半導體襯底上有外延層。
所述P阱的形成步驟為
在所述半導體襯底上旋塗光致抗蝕劑並形成P阱圖案； 對所述具有P阱圖案的襯底進行P型摻雜； 去除所述光致抗蝕劑； 對所述半導體襯底進行退火。
該方法進一步包括在所述柵極、源極和漏極上形成互連層。
本發明還提供一種互補金屬氧化物半導體器件的製造方法，包括
提供一半導體襯底；
在所述半導體襯底中形成N阱；
在所述半導體襯底上形成氧化層；
對所述半導體襯底進行第一階段摻雜；
對所述半導體村底進行第二階段摻雜；
在所述N阱區域和N阱區外半導體襯底上分別形成柵極、源極和漏極。 所述第一階段摻雜能量為55KeV-75KeV。
所述第一階段摻雜能量為90KeV 110KeV。 所述第二階段摻雜能量為55KeV 75KeV。 所述第二階賴j參雜能量為90KeV~ 110KeV。
所述#^雜物質為硼。 所述半導體村底為P型襯底。
所述半導體村底上有外延層。 所述N阱的形成步驟為
在所述半導體襯底上旋塗光致抗蝕劑並形成N阱圖案； 對所述具有N阱圖案的襯底進行N型摻雜； 去除所述光致抗蝕劑； 對所述半導體襯底進行退火。 .
該方法進一步包括在所述柵極、源極和漏極上形成互連層。 與現有技術相比，本發明具有以下優點在本發明方法中沒有在半導體 襯底上通過光刻工藝先形成光致抗蝕劑圖案而分別對N阱和P阱進行離子植 入來進行溝道雜質濃度調節，而是通過對整個半導體襯底上的N阱和P阱進 行同時離子植入摻雜來完成對襯底上阱中的離子濃度調整，採用依次進行第 一階段和第二階段摻雜的方法，晶片不必從離子注入設備中取出，減少了工 藝步驟並節省了器件製造時間和製造費用，雖然在同時進行摻雜過程中N阱 和P阱都曝露在離子注入環境中，所注入的離子濃度也相差不大，但對N阱 或P阱的上形成的器件的閾值電壓影響是不一樣的。N阱的閾值電壓在離子注 入的能量為65KeV較為敏感，而此時P阱的閾值電壓對該能量注入變化不大。 即，用65KeV的能量對N阱和P阱同時進行離子注入，注入的離子改變了雜 質離子的濃度從而改變了麗0S和PM0S的閾值電壓，但是對NMOS和PMOS 閾值電壓的影響是不同的，對NMOS影響大而對PMOS影響不大，因而，可 以採用約為65KeV的能量例如55KeV 75KeV進4亍離子注入來達到調節 NMOS閾值電壓的目的，而該能量下摻雜下對PMOS的閾值電壓影響不大， 可以不用光致抗蝕劑阻擋。這樣省去了一步光刻工藝，節省成本，減少費用。 減少了晶片在不同環節傳送從而減少了其曝露在不同步驟而被汙染的可能 性。同樣的，當用100KeV的能量進行離子注入對PMOS閾值電壓改變比較 明顯而對NMOS改變不明顯，同樣用1 OOKeV左右例如90KeV ~ 11 OKeV的
能量進行離子注入來調節PMOS閾值電壓時也不必對NMOS區域進4亍阻擋。
PMOS閾值電壓調節的離子注入能量比NMOS閾值電壓調節的離子注入能量 要大，是由於PMOS柵極材料為N型摻雜多晶珪或金屬，從而PMOS工作在 埋溝道模式，其摻雜的離子深度要比NMOS大。晶片被送入離子注入設備通 過設定不同的注入能量兩次進行注入摻雜，晶片不必從設備中取出就可以完 成PMOS和NMOS的閾值電壓調整摻雜。節省了晶片傳送的時間，也避免了 傳送過程中產生缺陷的可能性，縮短了製造周期。
圖1A 圖1G為現有技術互補金屬氧化物半導體器件製造方法剖面圖2A~圖2F為本發明方法第一實施例剖面圖示意圖3A 圖3E為本發明方法第二實施例剖面示意圖4A-圖4E為本發明方法第三實施例剖面示意圖5為不同離子注入能量對N阱、P阱的閾值電壓不同影響的比較曲線。
具體實施例方式
下面結合附圖對本發明的具體實施方式
做詳細的說明。
本發明互補金屬氧化物半導體器件製造過程中，提供一半導體襯底並在 形成用來製造NMOS和PMOS的導電溝道區域後，將所述半導體襯底送入離 子注入設備依次進行第一階段和第二階段的離子注入摻雜，實現對NMOS和 PMOS閾值電壓的調整，然後製造柵極、源極、漏極及互連線。
圖2A 圖2F為本發明方法第一實施例剖面示意圖。
如圖2A所示，提供一半導體襯底200,該襯底可以是P型也可以是N型 襯底。村底上形成一外延層200a。所述外延層200a與所述襯底200有相同的 晶矽結構但缺陷很少。通過化學清洗除去所述襯底200表面的玷汙及缺陷粒 子。將所述半導體襯底200送入氧化爐在外延層200a表面形成一薄氧化層， 該氧化層能夠保護襯底表面不受汙染且在離子注入過程中保護襯底200不受 損傷。
如圖2B所示，在所述半導體襯底上塗布表面活性劑(HMDS )並在HMDS 上旋塗光致抗蝕劑202，進行軟烤(Softbake)，並送入光刻機進行曝光，然後 送入顯影槽進行顯影，然後通過硬烤(Hard bake)去除光致抗蝕劑202中的 水分並增加光致抗蝕劑202與襯底的黏附性，形成N阱圖案203。將帶有N
阱圖案的半導體襯底200送入離子注入設備進行離子注入摻雜，由於襯底上N 阱圖案203底部露出襯底，因而高能離子可以穿過外延層200a上表面進入到 外延層200a中而形成N阱204,摻入雜質為磷。半導體襯底200的其它區域 由於受光致抗蝕劑保護而不會被摻入雜質。摻雜完成後，將所述半導體襯底 200移出離子注入設備，去除表面的光致抗蝕劑202並進行清洗。對摻雜形成 N阱204的半導體襯底200進行退火處理，高溫退火一方面可以使摻入外延 層200a的雜質離子形成均勻分布並向更深處擴散，並激活雜質離子與襯底單 晶矽之間的化學鍵；另 一方面可以修復摻雜過程中高能的雜質離子對襯底造 成的損傷。4參雜形成的N阱作為NMOS的導電溝道。
如圖2C所示，在所述半導體襯底上旋塗光致抗蝕劑206，跟形成N阱圖 案同樣的步驟形成P阱圖案，不同的是在曝光過程中選用的光掩膜為形成P 阱圖案的掩膜板(Mask )，然後對形成P阱圖案的半導體襯底200進行P型離 子摻雜形成P阱208。摻入的雜質為硼。並進行同樣的去除光致抗蝕劑清洗及 高溫退火步驟。摻雜形成的P阱作為PMOS的導電溝道
需要說明的是，形成N阱及P阱步驟並非一定按照上述順序，也可以先 形成P阱再形成N阱。
如圖2D所示，再所述形成雙阱(N阱及P阱)的半導體襯底上形成一場 氧化層210並進4亍離子注入。
如圖2E所示，在所述場氧化層210上形成氧化層211，所述氧化層211 一方面可以在形成柵極後作為柵氧，絕緣多晶矽與襯底。另一方面，該氧化 層211可以作為保護層保護在後面的離子注入過程中高能的離子不會對襯底 造成損傷，作為緩衝層可以控制離子植入的深度不會太深。對所述半導體襯 底清洗後送入離子注入設備，對所述N阱及P阱在能量為55KeV 75KeV，劑 量為e'7cm2條件下進行第一階段摻雜，摻入雜質為硼，該摻雜主要用於調節N 阱中雜質離子的濃度，在形成CMOS後，會在N阱中形成N型導電溝道，N阱 中的雜質濃度會影響器件的閾值電壓，由於閾值電壓對阱中的雜質離子濃度 非常敏感，因而通過調節N阱中的雜質離子濃度可以調節NMOS的閥值電壓， 對所述N阱及P阱在能量為90KeV 110KeV，劑量為e'Vcm2條件下進行第二階 段摻雜，摻入雜質為硼。該第二階段摻雜主要用來調節形成的PMO S閾值電 壓。在對襯底同時進行兩次不同能量的摻雜後，半導體襯底上用於形成PMOS
和醒0S的導電溝道的雜質濃度及分布都到了需求的濃度。也即通過不同階段
不同能量的離子4直入，PM0S和NM0S的閾值電壓達到了需求。本實施例中也 可以在第一階段進行能量為90KeV 110KeV的摻雜，在第二階段進行能量為 55KeV~ 75KeV摻雜。
在本發明方法中沒有在半導體襯底上通過光刻工藝先形成光致抗蝕劑圖 案而分別對N阱和P阱進行離子植入來進行溝道雜質濃度調節，而是通過對 整個半導體襯底上的N阱和P阱進行同時離子植入摻雜來完成對襯底上阱中 的離子濃度調整，採用先進行依次進行第一階段和第二階段摻雜的方法，晶 片不必從離子注入設備中取出，減少了工藝步驟並節省了器件製造時間和制
造費用，雖然在同時進行摻雜過程中N阱和P阱都曝露在離子注入環境中， 所注入的離子濃度也相差不大，但對N阱或P阱的上形成的器件的閾值電壓 影響是不一樣的。圖5是在硼離子注入時，相同的注入劑量不同離子注入能 量對N阱、P阱的閾值電壓不同影響的比較曲線。如圖5所示，橫軸表示離 子入住的能量(KeV )，縱軸表示閾值電壓，其中□表示不同的摻雜能量對NMOS 閾值電壓的影響，0表示不同的摻雜能量對PM0S閾值電壓的影響。從曲線 中可以看出，N阱的閾值電壓在離子注入的能量為65KeV較為敏感，而此時 P阱的閾值電壓對該能量注入變化不大。即，用65KeV的能量對N阱和P阱同 時進行離子注入，注入的離子改變了雜質離子的濃度從而改變了 NM0S和PM0S 的閾值電壓，但是對NMOS和PMOS閾值電壓的影響是不同的，對NMOS 影響大而對PMOS影響不大，因而，可以採用約為65KeV的能量例如 55KeV 75KeV進行離子注入來達到調節NMOS閾值電壓的目的，而該能量 下摻雜下對PMOS的閾值電壓影響不大，可以不用光致抗蝕劑阻擋。這樣省 去了一步光刻工藝，節省成本，減少費用。減少了晶片在不同環節傳送從而 減少了其曝露在不同步驟而被汙染的可能性。同樣的，當用100KeV的能量進
100KeV左右例如90KeV ~ 110KeV的能量進行離子注入來調節PMOS閾值電 壓時也不必對NMOS區域進行阻擋。PMOS閾值電壓調節的離子注入能量比 NMOS閾值電壓調節的離子注入能量要大，是由於PMOS柵極材料為N型摻 雜多晶矽或金屬，從而PMOS工作在埋溝道模式，其摻雜的離子深度要比 NMOS大。晶片被送入離子注入設備通過設定不同的注入能量兩次進行注入
摻雜，晶片不必從設備中取出就可以完成PMOS和NMOS的閾值電壓調整摻 雜。節省了晶片傳送的時間，也避免了傳送過程中產生缺陷的可能性，縮短 了製造周期。
如圖2F所示，在所述半導體襯底200的N阱和P阱上形成隔離201,柵 極212 (並對PMOS柵極進行N摻雜)，源極213a，漏極213b並製造互連線(這 裡沒有畫出)。
圖3A 圖3E為本發明方法第二實施例剖面示意圖。
如圖3A所示，提供一半導體襯底300,該襯底是P型襯底。襯底上形成 一外延層300a。所述外延層300a與所述襯底300有相同的晶矽結構但缺陷很 少，對所述外延層300a進行摻雜。通過化學清洗除去所述襯底300a表面的玷 汙及缺陷粒子。將所述半導體襯底300送入氧化爐在外延層300a表面形成一 薄氧化層，該氧化層能夠保護襯底表面不受汙染且在離子注入過程中保護襯 底300不受損傷。
如圖3B所示，在所述半導體襯底上塗布表面活性劑(HMDS )並在HMDS 上旋塗光致抗蝕劑302,進行軟烤(softbake)，並送入光刻機進行曝光，然後 送入顯影槽進行顯影，通過硬烤(Hardbake)去除光致抗蝕劑302中的水分並 增加光致抗蝕劑302與襯底的黏附性，形成N阱圖案303。將帶有N阱圖案 的半導體襯底300送入離子注入設備進行離子注入摻雜，由於襯底上N阱圖 案303底部露出襯底，因而高能離子可以穿過外延層300a上表面進入到外延 層300a中而形成N阱304,摻入雜質為磷。半導體襯底300的其它區域由於 受光致抗蝕劑302保護而不會被摻入雜質。摻雜完成後，將所述半導體襯底 300移出離子注入設備，去除表面的光致抗蝕劑302並進行清洗。對摻雜形成 N阱的半導體襯底進行退火處理，高溫退火一方面可以使摻入外延層300a的 雜質離子形成均勻分布並向更深處擴散，並激活雜質離子與襯底單晶矽之間 的化學鍵。另一方面可以修復摻雜過程中高能的雜質離子對村底造成的損傷。 摻雜形成的N阱作為形成NMOS的導電溝道，由於選用P型襯底，P襯底可 作為PMOS的導電溝道。
如圖3C所示，在所述形成N阱的半導體襯底上形成一場氧化層310並進 行離子注入。
如圖3D所示，在所述場氧化層310上形成氧化層311,所述氧化層311
一方面可以在形成柵極後作為柵氧，絕緣多晶矽與襯底。另一方面，該氧化 層可以作為保護層保護在後面的離子注入過程中高能的離子不會對襯底造成 損傷，作為緩衝層可以控制離子植入的深度不會太深。對所述半導體襯底清
洗後送入離子注入設備，對所述N阱及半導體村底除N阱外其它區域在能量 為55KeV 75KeV，劑量為e"/ci^條件下進行第一階段摻雜，摻入雜質為硼， 該摻雜主要用於調節N阱中雜質離子的濃度，在形成CM0S後，會在N阱中N 型導電溝道，N阱中的雜質濃度會影響器件的閾值電壓，由於閾值電壓對阱中 的雜質離子濃度非常敏感，因而通過調節N阱中的雜質離子濃度可以調節NM0S 的閾值電壓，對所述N阱及半導體襯底除N阱外其它區域在能量為90KeV 110KeV,劑量為e'7ci^條件下進行第二階段摻雜，摻入雜質為硼。同樣的， 該第二階段摻雜主要用來調節形成的PMO S閾值電壓。在對村底同時進行兩 次不同能量的摻雜後，半導體襯底上用於形成PM0S和NM0S的導電溝道都到 了需求的濃度。也即通過不同能量的離子植入，PM0S和麗0S的閾值電壓達 到了需求。本實施例中也可以在第一階段進行能量為90KeV 110KeV的摻雜， 在第二階段進行能量為55KeV 75KeV摻雜。
案分別對N阱和襯底上除N阱外其它區域進行離子植入來進行溝道雜質濃度 調節，而是通過對整個半導體襯底上的N阱和襯底上除N阱外其它區域進行 同時離子植入摻雜來完成對離子濃度調整，採用依次進行第 一階段和第二階 段摻雜的方法，晶片不必從離子注入設備中取出，減少了工藝步驟並節省了 器件製造時間，雖然在同時進行摻雜過程中N阱和襯底上除N阱外其它區域 都曝露在離子注入環境中，所注入的離子濃度也相差不大，但對N阱和襯底 上除N阱外其它區域的上形成的器件的閾值電壓影響是不一樣的。麗OS的閾 值電壓在離子注入的能量為65KeV較為敏感，而此時PMOS的閾值電壓對該能 量注入變化不大。即，用65KeV的能量對N阱和形成PMOS的區域同時進行離 子注入，注入的離子改變了雜質離子的濃度從而改變了麗OS和PMOS的閾值 電壓，但是對NMOS和PMOS閾值電壓的影響是不同的，對NMOS影響大 而對PMOS影響不大，因而，可以採用約為65KeV的能量例如55KeV 75KeV 進行離子注入來達到調節NMOS閾值電壓的目的，而該能量下摻雜下對 PMOS的閾值電壓影響不大，可以不用光致抗蝕劑阻擋。這樣省去了一步光
刻工藝，節省成本，減少費用。減少了晶片在不同環節傳送從而減少了其曝
露在不同步驟而被汙染的可能性。同樣的，當用100KeV的能量進行離子注入 對PMOS閾值電壓改變比較明顯而對NMOS改變不明顯，同樣用100KeV左 右例如90KeV~ 110KeV的能量進行離子注入來調節PMOS閾值電壓時也不 必對NMOS區域進行阻擋。PMOS閾值電壓調節的離子注入能量比NMOS 閾值電壓調節的離子注入能量要大，是由於PMOS柵極材料為N型摻雜多晶 矽或金屬，從而PMOS工作在埋溝道模式，其摻雜的離子深度要比NMOS大。 晶片被送入離子注入設備通過設定不同的注入能量兩次進行注入摻雜，晶片 不必從設備中取出就可以完成PMOS和NMOS的閾值電壓調整摻雜。節省了 晶片傳送的時間，也避免了傳送過程中產生缺陷的可能性，縮短了製造周期。
如圖3E所示，在所述半導體襯底300的N阱和襯底上形成隔離301,柵 極312 (並對PMOS柵極進行N摻雜)，源極313a，漏極313b並製造互連線(這 裡沒有畫出)。
圖4A~圖4E為本發明方法第三實施例剖面示意圖。
如圖4A所示，提供一半導體襯底400,該襯底是N型村底。襯底上形成 一外延層400a。所述外延層400a與所述襯底400有相同的晶矽結構但缺陷很 少，對所述外延層400a進行摻雜。通過化學清洗除去所述襯底400a表面的玷 汙及缺陷粒子。將所述半導體襯底400送入氧化爐在外延層400a表面形成一 薄氧化層，該氧化層能夠保護襯底表面不受汙染且在離子注入過程中保護襯 底400不受損傷。
上旋塗光致抗蝕劑406,進行軟烤(softbake)，並送入光刻機進行曝光，然後 送入顯影槽進行顯影，通過硬烤(Hard bake)去除光致抗蝕劑406中的水分 並增加光致抗蝕劑406與襯底的縣附性，形成P阱圖案405。將帶有P阱圖案 的半導體襯底400送入離子注入設備進行離子注入摻雜，由於襯底上P阱圖 案405底部露出襯底，因而高能離子可以穿過外延層400a上表面進入到外延 層400a中而形成N阱408，摻入雜質為硼。半導體襯底400的其它區域由於 受光致抗蝕劑保護而不會被摻入雜質。摻雜完成後，將所述半導體襯底400 移出離子注入設備，去除表面的光致抗蝕劑406並進行清洗。對摻雜形成P 阱的半導體襯底進行退火處理，高溫退火一方面可以使#^入外延層400a的雜
質離子形成均勻分布並向更深處擴散，並激活雜質離子與襯底單晶矽之間的 化學鍵。另 一方面可以修復摻雜過程中高能的雜質離子對村底造成的損傷。
摻雜形成的P阱作為形成PMOS的導電溝道，由於選用N型襯底，N村底可 作為NMOS的導電溝道。
如圖4C所示，在所述形成P阱的半導體襯底上形成一場氧化層410並進 行離子注入。
如圖4D所示，在所述場氧化層410上形成氧化層411,所述氧化層411 一方面可以在形成柵極後作為柵氧，絕緣多晶矽與襯底。另一方面，該氧化 層可以作為保護層保護在後面的離子注入過程中高能的離子不會對襯底造成 損傷，作為緩衝層可以控制離子植入的深度不會太深。對所述半導體襯底清 洗後送入離子注入設備，對所述P阱及半導體襯底除P阱外其它區域在能量 為90KeV 110KeV,劑量為e'7cW條件下進行第一階段摻雜，摻入雜質為硼， 該摻雜主要用於調節P阱中雜質離子的濃度，在形成CM0S後，會在P阱中P 型導電溝道P阱中的雜質濃度會影響器件的閾值電壓，由於閾值電壓對阱中 的雜質離子濃度非常敏感，因而通過調節P阱中的雜質離子濃度可以調節PM0S 的閾值電壓，對所述P阱及半導體襯底除P阱外其它區域在能量為55KeV 75KeV,劑量為e'7cri^條件下進行第二階段摻雜，摻入雜質為硼。該第一階段 摻雜主要用來調節形成的PMO S閾值電壓。在對襯底同時進行兩次不同能量 的摻雜後，半導體襯底上用於形成PMOS和NMOS的導電溝道都到了需求的濃 度。也即通過不同能量的離子植入，PMOS和NMOS的閾值電壓達到了需求。 本實施例中也可以在第一階段進行能量為55KeV 75KeV的摻雜，在第二階段 進行能量為90KeV 110KeV摻雜。
在本發明方法中沒有在半導體襯底上通過光刻工藝先形成光致抗蝕劑圖 案而分別對P阱和襯底上除P阱外其它區域進行離子植入來進行溝道雜質濃 度調節，而是通過對整個半導體村底上的P阱和襯底上除P阱外其它區域進 行同時離子植入摻雜來完成對離子濃度調整，採用進行依次進行第 一階段和 第二階段摻雜的方法，晶片不必從離子注入設備中取出，減少了工藝步驟並 節省了器件製造時間和製造費用，雖然在同時進行摻雜過程中P阱和襯底上
除P阱外其它區域都曝露在離子注入環境中，所注入的離子濃度也相差不大， 但對P阱和襯底上除P阱外其它區域的上形成的器件的閾值電壓影響是不一
樣的。NM0S的閾值電壓在離子注入的能量為65KeV較為敏感，而此時PMOS的 閾值電壓對該能量注入變化不大。即，用65KeV的能量對P阱和形成PMOS的 區域同時進行離子注入，注入的離子改變了雜質離子的濃度從而改變了 NMOS 和PMOS的閾值電壓，但是對NMOS和PMOS閾值電壓的影響是不同的，對 NMOS影響大而對PMOS影響不大，因而，可以採用約為65KeV的能量例如 55KeV 75KeV進行離子注入來達到調節NMOS閾值電壓的目的，而該能量 下摻雜下對PMOS的閾值電壓影響不大，可以不用光致抗蝕劑阻擋。這樣省 去了一步光刻工藝，節省成本，減少費用。減少了晶片在不同環節傳送從而 減少了其曝露在不同步驟而被汙染的可能性。同樣的，當用100KeV的能量進
lOOKeV左右例如90KeV ~ 110KeV的能量進行離子注入來調節PMOS閾值電 壓時也不必對NMOS區域進行阻擋。PMOS閾值電壓調節的離子注入能量比 NMOS閾值電壓調節的離子注入能量要大，是由於PMOS柵極材料為N型摻 雜多晶矽或金屬，從而PMOS工作在埋溝道模式，其摻雜的離子深度要比 NMOS大。晶片被送入離子注入設備通過設定不同的注入能量兩次進行注入
雜。節省了晶片傳送的時間，也避免了傳送過程中產生缺陷的可能性，縮短 了製造周期。
如圖4E所示，在所述半導體襯底400的N阱和P阱上形成隔離401，柵 極412 (並對PMOS柵極進行N摻雜)，源極413a，漏極413b並製造互連線(這 裡沒有畫出)。
本發明雖然以較佳實施例公開如上，但其並不是用來限定本發明，任何 本領域技術人員在不脫離本發明的精神和範圍內，都可以做出可能的變動和 修改，因此本發明的保護範圍應當以本發明權利要求所界定的範圍為準。
權利要求
1、一種互補金屬氧化物半導體器件的製造方法，其特徵在於包括提供一半導體襯底；在所述半導體襯底中形成N阱和P阱；在所述半導體襯底上形成氧化層；對所述N阱和P阱進行第一階段摻雜；對所述N阱和P阱進行第二階段摻雜；在所述N阱和P阱區域形成柵極、源極和漏極。
2、 如權利要求1所述的方法，其特徵在於所述第一階段摻雜能量為 55KeV 75KeV。
3、 如權利要求1所述的方法，其特徵在於所述第一階段摻雜能量為 90KeV~ 110KeV。
4、 如權利要求1所述的方法，其特徵在於所述第二階段摻雜能量為 55KeV-75KeV。
5、 如權利要求1所述的方法，其特徵在於所述第二階段摻雜能量為 90KeV 110KeV。
6、 如權利要求l所述的方法，其特徵在於所述摻雜物質為硼。
7、 如權利要求1所述的方法，其特徵在於所述半導體襯底為P型或N 型襯底。
8、 如權利要求l所述的方法，其特徵在於所述半導體襯底上有外延層。
9、 如權利要求l所述的方法，其特徵在於，所述N阱和P阱的形成步驟為在所述半導體襯底上旋塗第一光致抗蝕劑並曝光顯影形成N阱圖案； 對所述具有N阱圖案的襯底進行N型摻雜； 去除所述第一光致抗蝕劑； 對所述半導體襯底退火；在所述半導體襯底上旋塗第二光致抗蝕劑並形成P阱圖案； 對所述具有P阱圖案的襯底進行P型摻雜； 去除所述第二光致抗蝕劑； 對所述半導體襯底進行退火。
10、 如權利要求l所述的方法，其特徵在於，該方法進一步包括 在所述4冊;fe、源一及和漏4及上形成互連層。
11、 一種互補金屬氧化物半導體器件的製造方法，其特徵在於包括 提供一半導體襯底；在所述半導體襯底中形成P阱； 在所述半導體襯底上形成氧化層； 對所述半導體襯底進行第 一 階段摻雜； 對所述半導體襯底進行第二階段摻雜；在所述P阱區域和P阱區外半導體襯底上分別形成4冊極、源極和漏極。
12、 如權利要求11所述的方法，其特徵在於所述第一階段摻雜能量為 55KeV 75KeV。
13、 如權利要求11所述的方法，其特徵在於所述第一階段摻雜能量為 90KeV 110KeV。
14、 如權利要求11所述的方法，其特徵在於所述第二階段摻雜能量為55KeV 75KeV。
15、 如權利要求ll所述的方法，其特徵在於所述第二階段摻雜能量為 90KeV~ 110KeV。
16、 如權利要求11所述的方法，其特徵在於所述4參雜物質為硼。
17、 如權利要求11所述的方法，其特徵在於所述半導體襯底為N型襯底。
18、 如權利要求11所述的方法，其特徵在於所述半導體襯底上有外延層。
19、 如權利要求11所述的方法，其特徵在於，所述P阱的形成步驟為 在所述半導體襯底上旋塗光致抗蝕劑並形成P阱圖案； 對所述具有P阱圖案的襯底進行P型摻雜； 去除所述光致抗蝕劑；對所述半導體襯底進行退火。
20、 如權利要求11所述的方法，其特徵在於，該方法進一步包括 在所述柵極、源極和漏極上形成互連層。
21、 一種互補金屬氧化物半導體器件的製造方法，其特徵在於包括 提供一半導體襯底；在所述半導體4於底中形成N阱；在所述半導體襯底上形成氧化層； 對所述半導體襯底進行第一階段摻雜； 對所迷平導體襯底進行第二階段摻雜；在所述N阱區域和N阱區外半導體襯底上分別形成柵極、源極和漏極。
22、 如權利要求21所述的方法，其特徵在於所述第一階段摻雜能量為 55KeV 75KeV。
23、 如權利要求21所述的方法，其特徵在於所述第一階段摻雜能量為 90KeV 110KeV。
24、 如權利要求21所述的方法，其特徵在於所述第二階段摻雜能量為55KeV 75KeV。
25、 如權利要求21所述的方法，其特徵在於所述第二階段摻雜能量為 90KeV~ 110KeV。
26、 如權利要求21所述的方法，其特徵在於所述摻雜物質為硼。
27、 如權利要求21所述的方法，其特徵在於所述半導體襯底為P型襯底。
28、 如權利要求21所述的方法，其特徵在於所述半導體襯底上有外延層。
29、 如權利要求21所述的方法，其特徵在於，所述N阱的形成步驟為 在所述半導體襯底上旋塗光致抗蝕劑並形成N阱圖案； 對所述具有N阱圖案的襯底進行N型摻雜； 去除所述光致抗蝕劑；對所述半導體襯底進行退火。
30、 如權利要求21所述的方法，其特徵在於，該方法進一步包括 在所述柵極、源極和漏極上形成互連層。
全文摘要
一種互補金屬氧化物半導體器件的製造方法，包括提供一半導體襯底；在所述半導體襯底中形成N阱和P阱；在所述半導體襯底上形成氧化層；對所述N阱和P阱進行第一階段摻雜；對所述N阱和P阱進行第二階段摻雜；在所述N阱和P阱區域形成柵極、源極和漏極及互連層。本發明方法採用不同能量先後對溝道區域摻雜以改變閾值電壓，減少了工藝步驟節省了成本縮短了製造周期。
文檔編號H01L21/8238GK101106107SQ20061002877
公開日2008年1月16日 申請日期2006年7月10日 優先權日2006年7月10日
發明者楊勇勝, 肖德元, 溯 邢 申請人:中芯國際集成電路製造(上海)有限公司