自對準碰撞電離場效應電晶體的製作方法

2023-05-20 21:42:21

專利名稱：自對準碰撞電離場效應電晶體的製作方法
技術領域：
本發明涉及場效應電晶體器件的製造，其中使用絕緣柵極控制 兩個更高摻雜的源/漏區之間的半導體中間區內的電場。
背景技術：
半導體工業中近來面臨的重要問題是在納米級電晶體器件中的 短溝道效應的控制。由於柵極對在柵極之下的反型溝道中的載流子施
加的控制減小，因此由漏源電壓VDs引起的高的縱向場(longitudinal field)中可能會存在亞閾值斜率的嚴重衰減，並由此增加了關態電流。 不希望有高的關態電流，因為它減小了使用柵極控制電晶體的能力並 增大了總的靜態功耗。
在傳統的bulkMOSFET器件中，關態電流由通過勢壘的熱擴散 電流表示，因此不管怎樣，載流子的費米-狄拉克分布都將最小亞閾 值斜率限制在公知的值60 mV/decade。儘管良好地控制了短溝道效 應，但這最終提供了對電晶體開關速度的限制。
因此，已經產生了對基於不同傳輸機制的可以超越固有的60 mV/decade限制的替代器件的莫大關注。這些替代器件包括與傳統 CMOS製造工藝有高度兼容性的隧道器件和碰撞電離器件。

發明內容
本發明的一個目的是提供一種用於製造碰撞電離MOSFET器件 的改進的工藝。另一個目的是提供用於一種碰撞電離MOSFET器件 (以下稱為"IIMOS器件")的替代結構。
根據一個方面，本發明提供了一種半導體器件，其包括 第一源/漏區，其具有第一摻雜濃度；
第二源/漏區，其具有第二摻雜濃度並具有與第一源/漏區相反的摻雜類型；
第一源/漏區與第二源/漏區被摻雜濃度小於第一摻雜濃度和第 二摻雜濃度中任一個的中間區橫向隔開；
柵極，其與中間區電絕緣並被布置在中間區的上方，第一源/漏 區和第二源/漏區與柵極橫向對準；
與中間區形成邊界的第一源/漏區的整個部分與中間區的頂部在 垂直方向上隔開。
根據另一個方面，本發明提供了一種用於製造基片上的半導體 器件的方法，包括步驟
a) 形成具有第一摻雜濃度的第一源/漏區；
b) 形成具有第二摻雜濃度並具有與第一源/漏區相反的摻雜類 型的第二源/漏區，第一源/漏區與第二源/漏區被摻雜濃度小於第一摻 雜濃度和第二摻雜濃度中任一個的中間區橫向隔開，其中與中間區形 成邊界的第一源/漏區的整個部分與中間區的頂部在垂直方向上隔 開；以及
c) 形成柵極，該柵極與中間區電絕緣並被布置在中間區的上方， 第一源/漏區和第二源/漏區與柵極橫向對準。


現在將以示例方式並參照附圖來描述本發明的實施例，其中
圖1示出傳統IIMOS器件的橫截面示意圖2示出自對準IIMOS器件的橫截面示意圖3a到圖3f示出了對用於製造根據圖2的器件的工藝次序進行 圖示的一系列橫截面示意圖4a到圖4e示出了對用於製造根據圖2的器件的替代工藝次 序進行圖示的一系列橫截面示意圖5a到圖5d示出了對用於製造根據圖2的器件的替代工藝次 序進行圖示的一系列橫截面示意圖6a到圖6h示出了對用於製造每一個器件都根據圖2的一對 器件的替代工藝次序進行圖示的一系列橫截面示意圖；圖7a到圖7e示出了對用於製造每一個器件都根據圖2的一對 器件的替代工藝次序進行圖示的一系列橫截面示意圖。
具體實施例方式
圖1示出傳統IIMOS器件10。通過包括輕微摻雜了 p-的區域的 中間區15來橫向隔開高度摻雜了 p+的源區11和高度摻雜了 n+的漏 區12。在中間區15的第一部分14上方形成柵極16，下文將該第一 部分稱為"柵區"14。柵極16與漏區12相鄰，並通過薄柵極電介質 18與中間區15的表面17隔開。柵極16沒有橫向延展到如p+源區 ll那麼遠，留下中間區15的第二部分13沒有被柵極16覆蓋，下文 將該第二部分稱為"延展區"13。在半導體層19中，以傳統方式將 源區11、漏區12和中間區15形成在合適的基片5的頂部。
將柵極16配置成在電偏置時使柵極16下方的載流子(例如電 子)能夠積累來形成積累表面溝道。中間區15 (尤其是"延展區" 13)用作足以產生碰撞電離事件的溝道中載流子的加速路徑。加速勢 壘的高度由施加到柵極16的電壓來控制。當柵極電壓低並且不足以 使柵區14反向時，載流子能達到的最大能量不足以產生電離事件。 當柵極電壓高並足以形成柵極之下的反向層時，存在橫向穿過中間區 的增強的場強，其能使載流子的雪崩倍增以及電晶體通態電流突增。 採用這種結構，能夠觀察到5 mV/decade的亞閾值斜率。
然而，採用該器件結構有很多缺點。優選地，場效應電晶體在 將柵極16本身的材料用來限定源/漏區的臨界位置這一意義上是"自 對準"的。在傳統MOSFET器件中，這是通過將柵極16材料用作防 止對源/漏區進行摻雜的掩模來實現的，該掩模的邊緣(例如圖1中 的結7)必須恰好與柵極鄰接。通過柵極16能夠對p+和n+摻雜材料 (例如硼和砷)的離子注入進行掩模應用，從而確保慘雜劑在半導體 層19中正確地橫向對準。
在圖1的器件中，這可通過對必須與柵極16的邊緣對準的漏區 12進行n+注入來實現。然而，容易看到，對源區ll的p+注入這是 不可能的，因為源區11遠遠地橫向偏離柵極16的左邊緣。因此，通常不得不通過在應用掩模期間以光刻方式來控制相對於柵極的p+注 入位置。由距離L,表示的橫向偏移是器件10的臨界尺寸，並且不希 望寄信任於光刻對準控制。
另一個缺點是延展區13這一附加尺寸增加了矽基片的器件面 積，對縮減該器件尺寸起到反作用。又一個缺點是，由於矽具有大的 能隙，因此需要高電壓來產生碰撞電離事件。
參照圖2，在發明中，在柵極與源區或漏區之間提供偏移的"延 展區"並非被設置為如圖l所示的橫向偏移Lp而是被設置為如圖2 所示的垂直偏移Lp
因此，更詳細地說，圖2的示例IIMOS器件20包括形成在半導 體層29中的漏區22和中間區25。以與圖l類似的方式，將柵極26 形成在中間區25上方，與漏區22相鄰，並通過柵極電介質28與中 間區25的表面27隔開。源區21被提供為垂直偏離柵極26並垂直偏 離中間區25的頂表面一個距離L"由一個垂直延展的延展區23將 柵區24(即中間區25中柵極的場效應起主導作用的部分)與源區21 與中間區25的界面或邊界21a隔開。源區21、漏區22和中間區25 被以傳統方式形成在形成於適當的基片3頂部的半導體層29中，或 形成在如本示例中的形成了適當的基片3的一部分的半導體層29中。
如將在後面討論合適的製造工藝時會清楚了解的那樣，源區21 能夠與柵極26自對準，同時仍然保留柵區24與源區21之間的偏移 Lj。在該布置中，偏移當然是垂直的。在這裡使用的詞語"橫向"和 "垂直"並不意在限制器件20的布置，而是為了區分柵極的平面("橫 向")和與之正交的方向("垂直")。
還將清楚了解，現在可以無需較多利用基片上的附加器件面積 或者至少僅採用與圖1的器件相比大大縮小了的面積來實現柵區24 與源區21之間的偏移Lp
將理解的是，根據所需要的器件配置，可以倒轉源區21和漏區 22的極性，並且可以將中間區提供來作為n-極性或p-極性中之一的 實質上不摻雜區域或輕微摻雜區域。在兩種情況中的任一種情況下， 中間區具有比源區和漏區更小的慘雜濃度。源極和漏極的指定(designation)可以轉換。因此，在本說明書的其它地方，可能將相關區域21、 22稱為"源/漏區"以保持一般性。源區和漏區可以是相反的摻雜類型，也可以是相同的摻雜類型。源區和漏區可以具有相同的摻雜濃度，也可以有不同的摻雜濃度。
現在將討論用於製造圖2示意性示出的器件及其變型的適當的工藝。在這整篇說明書中，除非個別情況需要，詞語"基片"都將不僅用來稱呼原始基片(例如矽晶片)，還用來包括直到在所描述工藝中的相關那一點處的任何相繼沉積的和/或限定的多個層。
圖3a示出根據公知FET製造技術在基片上製造的部分完成的器件。在基片30的表面37上已經沉積或生長了柵極電介質38。例如，該電介質可以通過將基片30的表面氧化來形成。然後，已經沉積了多晶矽層並被摻雜來適當地導電以用作柵極，對多晶矽層覆蓋比如SiN、 SiON、 Si02或先進的用於形成圖案的薄膜之類的硬掩模材料130，並隨後被以光刻方式來限定。然後採用適當的n型摻雜劑(比如磷或砷)對源/漏區31a、 32進行離子注入。源/漏區31、 32的橫向延展部分地由多晶矽柵極36和硬掩模130的存在以及在其它情況下由合適的光阻劑掩模(未示出)來限定。
如圖3b所示，將第二硬掩模131沉積到基片上並以光刻方式來限定，以覆蓋源/漏區32但不覆蓋源/漏區31a。可以使用如對第一硬掩模130使用的相同或相似材料來形成第二硬掩模。
如圖3c中所示，凹陷132被蝕刻進入到源/漏區31a中的基片中。蝕刻深度優選地近似等於延展區23的預期長度，即Lp並且更一般地可以與柵極長度Lcmte相類似的量級。蝕刻工藝依靠第一硬掩模130來相對於柵極36的邊緣有效地自對準。在該工藝中，將注意到有效去除了引入到n+區域31a的n型摻雜。實際上，如果方便，用於原始n+注入(圖3a)的掩模本可以覆蓋該區域以防止對源/漏區31a進行摻雜。在凹陷蝕刻期間，由第二硬掩模131和保持暴露的第一硬掩模130的小區域來保護基片的其餘部分。
如圖3d所示，通過例如離子注入來將p型摻雜劑注入到凹陷132的底部，以形成p+源/漏區31。其它情況下至少通過第一硬掩模130和第二硬掩模131來對注入施加掩模。將注意到依靠第一硬掩模130
和柵極36本身使得p+注入相對於柵極36的邊緣有效地自對準。
然後，如圖3e所示，剝去第一硬掩模130和第二硬掩模131。還可以存在熱激活工藝來激活源/漏區31、 32的n型和p型摻雜劑。
如圖3f所示，使用已知技術沉積適當電介質材料的側壁隔離物133、 134。隨後，在柵極36、源/漏區31和源/漏區32上分別形成矽化物蓋層135、 136、 137。可以使用任何合適的已知工藝來形成這些矽化物蓋層，比如沉積鈦或其它金屬以及使用熱處理以與下面的矽進行反應，隨後去除在基片被電介質隔離物133、 134或其它場氧化層(未示出)所保護的區域中的未反應的金屬。
從圖3f可以注意到，源/漏區31及其接觸矽化物層136可能實質上位於源/漏區32的對應接觸矽化物層137的水平之下。如果這種情況顯出對於對源/漏區的互連材料(例如金屬層)的後續處理是不方便的，那麼可以使用比如後面將討論到的可選方式將源/漏區31進行平整化來達到源/漏區32的水平。
還將注意到可以作出上面工藝的其它變型。例如，不採用多晶矽柵極而採用金屬的柵極材料可能是適合的。如果能夠實現對柵極材料本身的適當的選擇性蝕刻，則可以省卻第一硬掩模130。類似地，作為另一選擇可以以合適的光阻掩模來代替第二硬掩模131。
圖4a到圖4e示出了基片上的相鄰器件被溝槽隔離結構隔開並且使用兩級工藝處理來形成源/漏區的工藝。
圖4a示出根據公知FET製造技術在基片40上製造的部分完成的器件。已經在基片40的表面47上沉積或生長了柵極電介質48。已經沉積了柵極材料和硬掩模材料，並隨後以光刻的方式來進行限定以形成柵極46和硬掩模140。在基片中已經形成溝槽隔離結構148以將該器件與相鄰器件隔離開。使用適當的掩模110以適當的n型摻雜劑已經對源/漏區42進行了第一離子注入。源/漏區42的橫向延展由柵極46和硬掩模140(在其它情況下還可以由光阻掩模110)的存在來限定。
如圖4b所示，在基片上以光刻的方式限定了第二掩模141來覆蓋源/漏區42，並且在源/漏區41中凹陷或溝槽142蝕刻進入基片40。蝕刻深度優選地近似等於延展區23的預期長度，即Lp蝕刻工藝相對於柵極46和硬掩模140的邊緣有效地自對準，並對溝槽隔離結構148自對準。然後採用p+源/漏極注入來將p型摻雜劑注入在凹陷142基礎上的基片，從而形成源/漏區41。 p+注入工藝相對於柵極46和硬掩模140的邊緣有效地自對準，並對溝槽隔離結構148自對準，並且在其它的情況下至少通過硬掩模140和掩模141對所述注入施加掩模。
如圖4c所示，剝去了掩模141並使用公知技術來沉積適當電介質材料的側壁隔離物143、 144和145。
如圖4d所示，以光阻掩模111覆蓋溝槽142和源/漏區41而暴露源/漏區42。以更高能量採用進一步注入工藝來將n型摻雜劑進一步注入到源/漏區42。
如圖4e所示，以光阻掩模112覆蓋源/漏區42而暴露溝槽142和源/漏區41。然後通過在源/漏區41的暴露的矽上進行選擇性沉積，採用外延沉積工藝來沉積源/漏區的另一個部分41a。因此將會看到，在溝槽中的p+源/漏區現在包括兩個部分布置在溝槽底部的第一部
分41 (在這種情況下在溝槽底部注入到基片中)和在溝槽內部的第二部分41a，第二部分41a與溝槽的側壁物理隔離並且電絕緣，從而通過絕緣的隔離結構143與長度為"的延展區23隔開。
可以看到，源/漏區的與中間區25限定了邊界21a的部分41與中間區的頂部47垂直地隔開，而源/漏區的其餘部分41a額橫向隔開一個絕緣隔離物結構143。還可以看到，在該具體示例中，源/漏區的與中間區25限定了邊界21a的部分41與整個源/漏區42垂直地隔開。
在該工藝中，將掩模IIO、 111、 112與柵極46嚴格地對準，因此在柵極長度至少下降到30nm時也能夠工作。
圖5a到圖5d示出了其中對源/漏區52的n+注入沒有以光刻方式施加掩模的工藝，依靠的是在凹陷蝕刻過程中會去除對處於柵極另一側(如區域51b所示)的基片進行的注入這一事實。圖5a示出了與已經說明過的部分相類似的溝槽隔離結構158、源/漏區52、柵極電介質58、柵極56和硬掩模150。如圖5b所示，將犧牲已注入區域51b。
圖5b示出在已經蝕刻出凹陷並且使用掩模151對p+源/漏區51進行了注入之後的結構。剩餘的工藝次序類似於結合圖4c和圖4e所描述的工藝(為簡便起見省略了圖4d的附加的源/漏注入步驟)。
圖6a到圖6h示出了按共同需要以公用源/漏區形成相鄰器件的
工藝。這示出用於兩個相鄰器件的與延展區23相鄰的源/漏區21如何共享相同的溝槽或凹陷。該工藝還減少了與柵極結構對準所需的光
刻掩模的數量。
圖6a示出用於每一個都在基片60上具有柵極電介質68、柵極66和硬掩模160的兩個相鄰器件的形成圖案的柵極結構。圖6b示出在已經形成側壁隔離物120之後的結構。圖6c示出在各向同性蝕刻已經去除了外部側壁而留下相隔很近的相鄰柵極結構66之間的剩餘中央側壁121之後的結構。在執行淺n型注入以形成如圖6d所示的n+源/漏區62時，這些剩餘側壁121用作注入掩模。可以使用傳統的光阻圖案來對基片60的其它區域施加掩模，但不必與小的柵極輪廓嚴格對準。
如圖6e所示，在柵極側壁上並且還在剩餘隔離物121的頂部沉積了第二隔離物122。當執行較深n型注入以進一步形成n+源/漏區62時，這些隔離物122用作注入掩模。可以使用傳統的光阻圖案來對基片60的其它區域施加掩模，但不必與小的柵極輪廓嚴格對準。然後如圖6f所示去除隔離物122。
如圖6g所示，隨後使用利用掩模112的光刻步驟來對n+源/漏區62施加掩模。在該階需要與小的柵極輪廓對準。隨後蝕刻溝槽或凹陷162，並使用如結合圖4b、 4c和4e所描述的注入和外延沉積工藝來在該凹陷中形成源/漏區61，以給出如圖6h所示的結構。
圖7a到圖7e示出其中在柵極結構之前形成用於p+源/漏極的凹陷或溝槽的工藝。
圖7a示出在基片70上生長柵極電介質78、沉積柵極材料76和沉積硬掩模材料170之後的結構。如圖7b所示，隨後蝕刻凹陷或溝
槽172。如圖7c所示，隨後對凹陷172底部執行p+注入以形成p+源/漏區71。然後在凹陷的側面形成側壁隔離物173以覆蓋將成為完成器件的中間部分25的部分。隨後採用外延沉積工藝來形成通過側壁隔離物與中間部分25橫向隔開並且電絕緣的p+源/漏區另一部分71a。
如圖7d所示，隨後使用掩模113來將柵極76形成圖案。如圖7e所示，執行第一淺n+注入以形成源/漏區72並隨後沉積側壁隔離物174，然後執行第二深n+注入來進一步形成源/漏區72。接著去除掩模113。
該工藝避免了對柵極結構的嚴格對準控制，不過對準差異會影響左邊器件和右邊器件的相對柵極長度。
雖然上面描述的示例涉及形成在矽基片上的半導體器件，但可以理解，還可以使用其它半導體材料，比如鍺。
其它實施例也在所附權利要求的範圍之內。
權利要求
1.一種半導體器件(20)，包括第一源/漏區(21)，其具有第一摻雜濃度；第二源/漏區(22)，其具有第二摻雜濃度並具有與第一源/漏區相反的摻雜類型；第一源/漏區與第二源/漏區被摻雜濃度小於第一摻雜濃度和第二摻雜濃度中任一個的中間區(25)橫向隔開；柵極(26)，其與中間區電絕緣並被布置在中間區的上方，第一源/漏區和第二源/漏區與柵極橫向對準；其中與中間區形成了邊界(21a)的第一源/漏區的整個部分與中間區的頂部(27)在垂直方向上隔開。
2. 如權利要求l所述的器件，其中與中間區形成了邊界(21a) 的第一源/漏區(21)的所述部分與第二源/漏區(22)的最低部分在 垂直方向上隔開。
3. 如權利要求1所述的器件，其中源/漏區(21,22)和中間區 (25)限定在半導體層的內部，第一源/漏區(21)具有第一部分(41)和第二部分(41a)，第一部分(41)被布置在蝕刻到半導體層中的 溝槽(142)的底部，第二部分(41a)處於溝槽內並通過絕緣隔離物 結構(143)與橫向鄰接於中間區的溝槽的側壁隔開。
4. 如權利要求3所述的器件， 分(41a)是沉積的半導體層。
5. 如權利要求4所述的器件， 分(41a)是外延沉積的半導體層。
6. 如權利要求3所述的器件，其中第一源/漏區(21)的第二部其中第一源/漏區(21)的第二部其中第一源/漏區(21)的第二部分(41a)向上至少延展到中間區(25)的頂表面(47)的高度。
7. 如權利要求3所述的器件，其中第一源/漏區(21)的第一部 分(41)是半導體層(40)的注入摻雜劑的區域。
8. 如權利要求l所述的器件，其用作碰撞電離MOSFET。
9. 如權利要求l所述的器件，其中第一源/漏區(21)具有p型 摻雜物，第二源/漏區(22)具有n型摻雜物。
10. 如權利要求1所述的器件，其中第一源/漏區(21)被布置在蝕刻到該器件的基片(60)中的溝槽(162,172)內，並且還包括形成在該基片上的緊鄰所述器件的對應器件，每個器件的第一源/漏 區共享所述溝槽。
11. 一種用於在基片上製造半導體器件(20)的方法，包括步驟a) 形成具有第一摻雜濃度的第一源/漏區(21);b) 形成具有第二摻雜濃度並具有與第一源/漏區相反的摻雜類 型的第二源/漏區(22)，第一源/漏區與第二源/漏區被慘雜濃度小於 第一摻雜濃度和第二摻雜濃度中任一個的中間區(25)橫向隔開，其 中與中間區形成邊界(21a)的第一源/漏區的整個部分與中間區的頂 部(27)在垂直方向上隔開；以及c) 形成柵極(26)，該柵極(26)與中間區電絕緣並被布置在 中間區的上方，第一源/漏區和第二源/漏區與柵極橫向對準。
12. 如權利要求11所述的方法，其中步驟b)包括在基片中蝕刻 出凹陷(132)，在凹陷(132)中可以形成第一源/漏區(31)。
13. 如權利要求12所述的方法，還包括使該凹陷的蝕刻相對於 在步驟c)中形成的柵極的邊緣對準。
14. 如權利要求12所述的方法，其中步驟b)還包括將摻雜劑引 入所述凹陷的底部中。
15. 如權利要求14所述的方法，其中將摻雜劑引入所述凹陷底部的步驟包括在凹陷的底部將摻雜劑注入基片中。
16. 如權利要求14或權利要求15所述的方法，其中將摻雜劑引 入所述凹陷底部的步驟包括將摻雜材料(41a)沉積到所述凹陷中。
17. 如權利要求13所述的方法，包括步驟i) 將摻雜劑注入所述凹陷的底部中；ii) 將電介質材料的隔離物(143)沉積到所述凹陷的側壁上， 該側壁限定了中間區的邊緣。
18. 如權利要求17所述的方法，在步驟ii)之後還包括iii) 以摻雜材料至少部分地重新填充凹陷(142)，以形成第一 源/漏區(21)的另一部分(41a)，隔離物(143)將第一源/漏區的 另一部分與中間區(25)隔開。
全文摘要
以垂直地而非橫向地布置在器件結構中的從柵極到源區/漏區中之一的偏移來形成碰撞電離MOSFET。該半導體器件包括具有第一摻雜濃度的第一源/漏區；具有第二摻雜濃度並具有與第一源/漏區相反的摻雜類型的第二源/漏區，第一源/漏區與第二源/漏區被摻雜濃度小於第一摻雜濃度和第二摻雜濃度中任一個的中間區橫向隔開；柵極，其與中間區電絕緣並被布置在中間區的上方，第一源/漏區和第二源/漏區與柵極橫向對準；其中與中間區形成邊界的第一源/漏區的整個部分與中間區的頂部在垂直方向上隔開。
文檔編號H01L29/739GK101542737SQ200780042618
公開日2009年9月23日 申請日期2007年11月13日 優先權日2006年11月16日
發明者吉爾貝託·庫拉託拉, 簡·桑斯基, 馬克·范達爾 申請人:Nxp股份有限公司