差動放大器及半導體電路的製作方法
2023-05-21 04:23:21 2
專利名稱：差動放大器及半導體電路的製作方法
技術領域：
本發明有關於一種差動放大器及半導體電路。
背景技術：
差動放大器廣泛地用於模擬電路與數字電路中，用於兩信號之間，以放大兩輸入信號間的電壓差。理想的是，差動放大器只會放大兩輸入信號間的電壓差，並同時濾除共模輸入的改變(common-mode input changes)，例如噪聲。因此，差動放大器都出現於包含噪聲的信號的電路應用中。舉例而言，傳輸於一條長纜線中的數位訊號將會於信號傳輸過程中帶有各式各樣的噪聲信號。差動放大器即用以濾除這些噪聲信號，並同時放大數位訊號，以回復成原始的信號。
不幸的是，傳統差動放大器出現了許多缺點。舉例而言，全差動放大器電路的線性操作區時常會受到限制，因此差動放大器電路只能接收一較窄範圍的輸入電壓，以產生線性輸出。假使輸入電壓超出其操作範圍之外，差動放大器電路就會產生非線性輸出。
此外，傳統差動放大器的增益會隨著溫度的改變而變化，這是由於差動放大器中每個電晶體的基極-射極電壓對於溫度是十分敏感的。由於基極-射極電壓會影響一個電晶體的轉導(transconductance)，所以當溫度產生變化時，差動放大器的增益就無法保持固定或維持線性。因此，在此狀況下，傳統差動放大器的增益就會因為溫度變化，而無法保持準確。
再者，傳統差動放大器在於低電流或低電壓應用中會無法提供足夠增益。舉例而言，此種高速模擬或數字電路通常使用低電壓/及或低電流進行高速操作，並同時減少由於尺寸持續縮小所衍生的電力需求。所以在低電流及/或低電壓的操作下，傳統差動放大器將無法提供足夠的增益而在於高速應用中正常地動作。
發明內容
本發明提供一種具有準確線性增益的差動放大器。
本發明還提供一種具有準確線性增益的半導體電路。
一種差動放大器，包括一差動輸入級，包括一第一電晶體耦接於一第一、第二節點之間，以及一第二電晶體耦接於一第三、第四節點之間，其中第一、第二電晶體的控制端用以接收一輸入信號；一第一至第四定電流源(fixedcurrent sources)，分別耦接於第一節點與一第一電壓源之間、第三節點與第一電壓源之間、第二節點與一第二電壓源之間以及第四節點與第二電壓源之間；一第一電阻性組件耦接於第二與第四節點之間；以及一電流摺疊組件(current-folding element)，用以輸出一輸出信號。電流摺疊組件包括一第三電晶體，具有一第一端耦接至第一電壓源、一第二端耦接至第二節點以及一控制端耦接至第一節點；一第四電晶體，具有一第一端耦接第一電壓源、一第二端耦接第四節點以及一控制端耦接第三節點；一第五電晶體，具有一第一端耦接第一電壓源、一第二端耦接一第五節點以及一控制端耦接第一節點；以及一第六電晶體，具有一第一端耦接第一電壓源、一第二端耦接一第六節點以及一控制端耦接第三節點。
本發明也提供一種半導體電路，包括一差動輸入級，包括一第一電晶體耦接於一第一、第二節點之間，以及一第二電晶體耦接於一第三、第二節點之間，其中第一、第二電晶體的控制端用以接收一輸入信號；一第一至第四定電流源，分別耦接於第一節點與一第一電壓源之間、第三節點與第一電壓源之間、第二節點與一第二電壓源之間以及第四節點與第二電壓源之間；一第一電阻性組件耦接於第二與第四節點之間；以及一電流摺疊組件，用以輸出一輸出信號。電流摺疊組件包括一第三電晶體，具有一第一端耦接至第一電壓源、一第二端耦接至第二節點以及一控制端耦接至第一節點；一第四電晶體，具有一第一端耦接第一電壓源、一第二端耦接第四節點以及一控制端耦接第三節點；一第五電晶體，具有一第一端耦接第一電壓源、一第二端耦接一第五節點以及一控制端耦接第一節點；以及一第六電晶體，具有一第一端耦接第一電壓源、一第二端耦接一第六節點以及一控制端耦接第三節點，其中第三至第六電晶體具有相同的尺寸。
圖1為本發明差動放大器的一實施例的示意圖。
圖2a為電晶體的一實施例的示意圖。
圖2b為電晶體的另一實施例的示意圖。
圖3表示電流摺疊組件中電晶體間的尺寸與差動收大器的增益關係。
圖4為差動放大器於不同製造工藝的仿真結果。
主要組件符號說明100差動放大器；101-104固定電流源；R1、R2a與R2b電阻性組件；Vi+、Vi-輸入電壓；M1-M6電晶體；N1-N5節點；Ir1、I1-I4、Im3-Im6電流；Vdd正電源電壓；Vss負電源電壓；Vo+、Vo-輸出電壓。
具體實施例方式
圖1為本發明差動放大器的一實施例的示意圖。如圖所示，差動放大器100包括一差動輸入級(Differential Input Stage)、四個固定電流源(FixedCurrent Source)101-104、電阻性組件(以下簡稱為電阻R1、R2a與R2b)，以及一電流摺疊組件(Current-Folding Element)。在本發明中，差動放大器100由於其結構的關係，用以將輸入電壓Vi+與Vi-之間的差異轉換成電晶體M1與M2的源極電壓(節點N2與N4)間的電壓差，因此會產生電流Ir1流往電阻R1，使得分別流經電晶體M3與M4電流Im3與Im4會因此被調整。由於電晶體M3-M6的源極耦接至正電源電壓Vdd，電晶體M3與M5的柵極耦接在一起，電晶體M4與M6的柵極耦接在一起，所以分別通過電晶體M3與M4的電流Im3與Im4會分別由電晶體M5與M6摺疊成電流Im5與Im6，以線性地控制差動放大器100的增益。以下說明差動放大器100的動作與結構。
差動輸入級包括由電晶體M1與M2組成的差動對(differential pair)，用以接收差動輸入電壓Vi+與Vi-。電晶體M1與M2最好為MOS電晶體，各包括一漏極、一源極與一柵極。電晶體M1與M2的柵極分別接受差動輸入電壓Vi+與Vi-。電晶體M1的漏極與源極分別耦接至節點N1與N2，而電晶體M2的漏極與源極分別耦接至節點N3與N4。
電阻R1耦接於第二節點N2與第四節點N4之間，電阻R2a與R2b分別耦接於第五節點N5與負電源電壓Vss之間與第六節點N6與負電源電壓Vss之間。此外，電阻R1、R2a與R2b最好為相同製造工藝、相同參數所形成的電阻，並且電阻R2a與R2b相互地匹配。舉例而言，電阻R2a與R2b都有N倍於電阻R1的阻值，其中N＞1。在某些實施例中，電阻R1、R2a與R2b可為可變電阻。
電流摺疊組件包括電晶體M3-M6，用以輸出電壓Vo+與Vo-。電晶體M3-M6最好為MOS電晶體，各包括一漏極、一源極與一柵極。電晶體M3具有一源極耦接至正電源電壓Vdd、一漏極耦接第二節點N2，以及一柵極耦接第一節點N1。電晶體M4具有一源極耦接至正電源電壓Vdd、一漏極耦接第四節點N4，以及一柵極耦接第三節點N3。電晶體M5具有一源極耦接至正電源電壓Vdd、一漏極耦接第五節點N5，以及一柵極耦接第一節點N1。電晶體M6具有一源極耦接至正電源電壓Vdd、一漏極耦接第六節點N6，以及一柵極耦接第三節點N3。
固定電流源101耦接於第一節點N1與正電源電壓Vdd之間，用以將通過電晶體M1的電流箝制在電流I1。固定電流源102耦接於第三節點N3與正電源電壓Vdd之間，用以將通過電晶體M2的電流箝制在電流I2。固定電流源103耦接於第二節點N2與負電源電壓Vss之間，用以在電壓Vi+與Vi-之間沒有電壓差時，將通過電晶體M1與M3的電流箝制在電流I3。固定電流源104耦接於第四節點N4與負電源電壓Vss之間，用以在電壓Vi+與Vi-之間沒有電壓差時，將通過電晶體M2與M4的電流箝制在電流I4。
在本實施例中，差動放大器100為對稱型配置，換言之，電晶體M1與M2為相互匹配的電晶體，具有大體上相同的尺寸，電晶體M3與M4也為相互匹配的電晶體，具有大體上相同的尺寸，電晶體M5與M6也為相互匹配的電晶體，具有大體上相同的尺寸。此外，電晶體M5與M6的尺寸為K倍於電晶體M3與M4的尺寸，其中K＞1。固定電流源101與102為匹配的電流源，用以使得電流I1與I2會相等，而固定電流源103與104也為匹配的電流源，用以使得電流I3與I4相等，但電流I3與I4會大於電流I1與I2。
由於並不會有電流流經電晶體M3的柵極，所以通過電晶體M1的電流會被固定電流源101箝制在電流I1，因此在電壓Vi+與Vi-之間沒有電壓差時，將通過電晶體M3的電流Im3與電流I1的總合將會被固定電流源103箝制在電流I3。同樣地，由於並不會有電流流經電晶體M4的柵極，所以通過電晶體M2的電流會被固定電流源102箝制在電流I2，因此在電壓Vi+與Vi-之間沒有電壓差時，將通過電晶體M4的電流Im4與電流I2的總合將會被固定電流源104箝制在電流I4。在圖1中，電流Im3與Im4的箭頭方向僅為範例。假設電流Im3以相反方向流動，則表示電流Im3為負值。同樣地，若電流Im4以相反方向流動，則表示電流Im4為負值。再者，電流Ir1也可為正值(以圖1所示方向)或負值(於相反方向)。
根據下列方程式，由於固定電流源101-104的電流箝制，所以電晶體M1與M2的柵極上的電壓變化，將會導其漏極上的電壓變化。
I=K(WL)[Vgs-Vt]2]]>其中，K為製造工藝參數、W為信道寬度、L為信道長度、Vgs為電晶體柵源極電壓，而Vt為電晶體臨界電壓。
舉例而言，在電壓Vi+降低時，電晶體M1的源極電壓V2會降低以維持固定電流源101與103所箝制的電流。當在電壓Vi+升高時，電晶體M1的源極電壓V2也會升高以維持固定電流源101與103所箝制的電流。同樣地，於電壓Vi-降低時，電晶體M2的源極電壓V4會降低以維持固定電流源102與104所箝制的電流。當在電壓Vi-升高時，電晶體M2的源極電壓V4也會升高以維持固定電流源102與104所箝制的電流。
因此，節點N2與N4上的電壓V2與V4可分別由輸入電壓Vi+與Vi-來調整，再者電壓V2與V4可分別表示成V2＝Vi+-Vgs1與V4＝Vi--Vgs2，其中Vgs1為電晶體M1的柵源極電壓，而Vgs2為電晶體M2的柵源極電壓。
由於電晶體M1與M2相互地匹配，所以Vgs1＝Vgs2，因此差動輸入電壓Vi+與Vi-的輸入電壓差可表示為Vi+-Vi-＝V2-V4V2-V4＝Ir1×R1Vi+-Vi-＝Ir1×R1換言之，差動輸入電壓Vi+與Vi-的輸入電壓差會產生電流Ir1流往電阻R1。
由於固定電流源101-104的電流箝制，電流Im3與Im4由通過電阻R1的電流Ir1來調整。
舉例而言，當電壓V2高於電壓V4時，電流It1會由節點N2流往節點N4，且同時電流Im3會增加，而電流Im4會減少。反言之，當電壓V4高於電壓V2時，電流Ir1會由節點N4流往節點N2，且同時電流Im4會增加，而電流Im3會減少。電流(Im3+I1)與I3間的電流差即為電流It1，並且電流Ir1、Im4與I2的總和即為固定電流源104所提供的電流I4，並且電流Ir1大小應為電流Im3與電流Im4間的差值的一半。
由於電流Im3與Im4都會隨著電流Ir1變化，因此電晶體M3與M4的柵極電壓都可根據下列式子調整。
I=K(WL)[Vgs-Vt]2]]>其中，K為製造工藝參數、W為信道寬度、L為信道長度、Vgs為電晶體柵源極電壓，而Vt為電晶體臨界電壓。
舉例而言，由於電晶體M3的源極電耦接至正電源電壓Vdd，所以當電流Im3增加時，電晶體M3的柵極上的電壓V1也會升高以便提供電流Im3。由於電晶體M4的源極電耦接至正電源電壓Vdd，所以當電流Im4減少時，電晶體M4的柵極上的電壓V3也會降低以便提供電流Im4。反言之，當電流Im3減少時，電晶體M3的柵極上的電壓V1也會降低以便提供電流Im3。當電流Im4增加時，電晶體M4的柵極上的電壓V3也會升高以便提供電流Im4。
在此實施例中，電晶體M3-M6的源極都耦接至正電源電壓Vdd，電晶體M3與M5的柵極耦接至節點N1，電晶體M4與M6的柵極耦接至節點N3。由於電晶體M5與M6相互地匹配，且尺寸為電晶體M3與M4的X倍，因此電流Im5與Im6可分別表示成Im5＝XIm3Im6＝XIm4因此，節點N5與N6上的輸出電壓Vo+與Vo-可分別表示成Vo+＝Im5×R2a＝XIm3×R2aVo-＝Im6×R2b＝XIm4×R2a
所以，輸出電壓Vo+與Vo-間的電壓差表示成Vo+-Vo-＝Im5×R2a-Im6×R2b＝R2a×X(Im3-Im4)其中，由於電阻R2a與R2b相互地匹配，所以其具有相同的電阻值並可表示成R2。
因此，差動放大器100的增益可表示成8ain=VoutVin=Vo+-Vo-Vi+-Vi-]]>=R2X(Im3-Im4)Ir1R1]]>由於通過電阻R1的電流Ir1可視為通過電晶體M3與M4的電流Im3與Im4的一半，所以差動放大器100的增益可改寫成8ain=R2X(Im3-Im4)12(Im3-Im4)R1]]>=2XR2R1]]>因此，差動放大器100的增益與電阻R1、R2a與R2b的大小關係以及電晶體M3(M4)與M5(M6)的尺寸關係有關，而與電晶體M1-M6臨界電壓以及製造工藝變異無關。再者，若電晶體M5和M6與電晶體M3和M4相互地匹配，此時增益僅與電阻值相關。換言之，差動放大器100可以被線性且準確地控制。
在本發明中，電晶體M1～M6也可以為雙載子接面電晶體(BJT)，但最好為金屬氧化物半導體(MOS)電晶體。一般而言，MOS電晶體可具有多個指狀物，並如同圖2a及圖2b的方式來實現。舉例而言，若電晶體M5與M6的尺寸為電晶體M3與M4的兩倍，電晶體M3與M4都具有90個指狀物(finger)，則電晶體M5與M6都具有180個指狀物。
圖3表示電流摺疊組件中電晶體間的尺寸與差動收大器的增益關係。圖4為差動放大器於不同製造工藝，例如SS corner process、TT corner process與FF corner process，的仿真結果。於此實施例中，電阻R1與R2相同，m1表示電晶體M3與M4的指狀物的數目，而m2表示電晶體M5與M6的指狀物的數目且可以被4位碼或數字碼(thermo code)調整。
如圖所示，差動放大器100的增益可以由調整電晶體M5與M6的指狀物的數目m2來調整。舉例而言，當4位碼為0111時，m2為180而增益為6.02dB；當4位碼為1000時，m2為182而增益為6.12dB；當4位碼為1001時，m2為184而增益為6.21dB，依此類推。換言之，當電晶體M5與M6的指狀物的數目m2隨著4位碼增加兩個指狀物，差動放大器的增益就會增加0.1dB。反過來說，當4位碼為0110時，m2為178而增益為5.92dB；當4位碼為0101時，m2為176而增益為5.83dB；當4位碼為0100時，m2為174而增益為5.73dB，依此類推。換言之，當電晶體M5與M6的指狀物的數目m2隨著4位碼減少兩個指狀物，差動放大器的增益就會減少0.1dB。由此可知，本發明可根據4位碼調整電晶體M5與M6的指狀物的數目，以線性地且準確地控制差動放大器的增益。
4位碼也可以轉換成對應對數字碼(thermo codes)來調整電晶體M5與M6的指狀物的數目，使得差動放大器的增益可以線性地且準確地被控制。
由於差動放大器的增益僅與電阻間的大小和電晶體間的尺寸有關，因此本發明可以由4位碼或數字碼(thermo codes)來調整電晶體M5與M6尺寸(指狀物的數目)進行較準確性的調整或由調整電阻R1與R2間的電阻差來進行較大倍率的調整。
由於電晶體M5(或M6)與正電源電壓Vdd之間或電阻R2a(或R2b)與負電源電壓Vss之間沒有設置二極體或電晶體，因此本發明的差動放大器的輸出電壓的動態範圍可位於Vdd-Vt與Vss之間。當輸出電壓的動態範圍增加，差動放大器就可以接收較廣範圍的輸入電壓Vi+與Vi-，以產生線性輸出。換言之，本發明的差動放大器夠在廣泛輸入範圍內具有大又準確的線性增益。
再者，本發明的差動放大器100由於其高線性度、輸出電壓的動態範圍大以及廣泛輸入範圍，也可以作為一緩衝器(buffer)來用。當本發明的差動放大器100作為一緩衝器時，除了電晶體M3-M6必須具有相同的尺寸，並且其增益為1之外，所有的動作與結構與作為前述差動放大器時相同。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟知技藝者，在不脫離本發明的精神和範圍內，當可作些許更動與潤飾，因此本發明的保護範圍當權利要求所界定者為準。
權利要求
1.一種差動放大器，包括一差動輸入級，包括一第一電晶體耦接於一第一、第二節點之間，以及一第二電晶體耦接於一第三、第四節點之間，其中上述第一、第二電晶體的控制端用以接收一輸入信號；一第一至第四定電流源，分別耦接於上述第一節點與一第一電壓源之間、上述第三節點與上述第一電壓源之間、上述第二節點與一第二電壓源之間以及上述第四節點與上述第二電壓源之間；一第一電阻性組件耦接於上述第二與第四節點之間；以及一電流摺疊組件，用以輸出一輸出信號，所述電流摺疊組件包括一第三電晶體，具有一第一端耦接至上述第一電壓源、一第二端耦接至上述第二節點以及一控制端耦接至上述第一節點；一第四電晶體，具有一第一端耦接上述第一電壓源、一第二端耦接上述第四節點以及一控制端耦接上述第三節點；一第五電晶體，具有一第一端耦接上述第一電壓源、一第二端耦接一第五節點以及一控制端耦接上述第一節點；以及一第六電晶體，具有一第一端耦接上述第一電壓源、一第二端耦接一第六節點以及一控制端耦接上述第三節點。
2.如權利要求1所述的差動放大器，其特徵在於，更包括一第二電阻性組件耦接於上述第五節點、上述第六節點與上述第二電壓源之間。
3.如權利要求1所述的差動放大器，其特徵在於，上述第一至第六電晶體為金屬氧化物半導體電晶體。
4.如權利要求1所述的差動放大器，其特徵在於，上述第一與第二電晶體為NMOS電晶體，而上述第三至第六電晶體為PMOS電晶體。
5.如權利要求1所述的差動放大器，其特徵在於，上述第一至第六電晶體為雙載子接面電晶體。
6.如權利要求1所述的差動放大器，其特徵在於，上述第五與第六電晶體的尺寸大於上述第三、第四電晶體的尺寸，並且上述差動放大器的增益由修改上述第五電晶體與第三電晶體間的尺寸比來調整。
7.如權利要求1所述的差動放大器，其特徵在於，上述第五與第六電晶體都具有一第一既定數量的指狀物，且上述第三與第四電晶體都具有一第二既定數量的指狀物，上述差動放大器的增益由修改上述第一、第二既定數量的指狀物來調整。
8.如權利要求2所述的差動放大器，其特徵在於，上述第一及第二電阻性組件為可變電阻。
9.如權利要求2所述的差動放大器，其特徵在於，上述輸入級根據上述輸入信號，於上述第二、第四節點之間產生一第一電壓差，以產生一第一電流通過上述第一電阻性組件。
10.如權利要求9所述的差動放大器，其特徵在於，根據上述第一電流，上述第一、第三節點之間產生一第二電壓差，使得上述第五、第六電晶體會產生一第二電流流往上述第二電阻性組件，以便產生上述輸出信號。
11.一種半導體電路，包括；一差動輸入級，包括一第一電晶體耦接於一第一、第二節點之間，以及一第二電晶體耦接於一第三、第四節點之間，其中上述第一、第二電晶體的控制端用以接收一輸入信號；一第一至第四定電流源，分別耦接於上述第一節點與一第一電壓源之間、上述第三節點與上述第一電壓源之間、上述第二節點與一第二電壓源之間以及上述第四節點與上述第二電壓源之間；一第一電阻性組件耦接於上述第二與第四節點之間；以及一電流摺疊組件，用以輸出一輸出信號，該電流摺疊組件包括一第三電晶體，具有一第一端耦接至上述第一電壓源、一第二端耦接至上述第二節點以及一控制端耦接至上述第一節點；一第四電晶體，具有一第一端耦接上述第一電壓源、一第二端耦接上述第四節點以及一控制端耦接上述第三節點；一第五電晶體，具有一第一端耦接上述第一電壓源、一第二端耦接一第五節點以及一控制端耦接上述第一節點；以及一第六電晶體，具有一第一端耦接上述第一電壓源、一第二端耦接一第六節點以及一控制端耦接上述第三節點，其中上述第三至第六電晶體具有相同的尺寸。
12.如權利要求11所述的半導體電路，其特徵在於，上述半導體電路為一緩衝器電路。
13.如權利要求11所述的半導體電路，其特徵在於，更包括一第二電阻性組件耦接於上述第五電晶體、上述第六電晶體與上述第二電壓源之間。
14.如權利要求11所述的半導體電路，其特徵在於，上述第一至第六電晶體為金屬氧化物半導體電晶體。
15.如權利要求11所述的半導體電路，其特徵在於，上述第一與第二電晶體為NMOS電晶體，而上述第三至第六電晶體為PMOS電晶體。
16.如權利要求11所述的半導體電路，其特徵在於，上述第一至第六電晶體為雙載子接面電晶體。
17.如權利要求13所述的半導體電路，其特徵在於，上述第一及第二電阻性組件為可變電阻。
18.如權利要求13所述的半導體電路，其特徵在於，上述輸入級根據上述輸入信號，於上述第二、第四節點之間產生一第一電壓差，以產生一第一電流通過上述第一電阻性組件。
19.如權利要求18所述的半導體電路，其特徵在於，根據上述第一電流，上述第一、第三節點之間產生一第二電壓差，使得上述第五、第六電晶體會產生一第二電流流往上述第二電阻性組件，以便產生上述輸出信號。
全文摘要
本發明提供差動放大器及半導體電路，該差動放大器包括一差動輸入級、一第一至第四定電流源、一第一電阻性組件、電流摺疊組件。差動放大器由於其架構可以將輸入電壓間的差異轉換成差動對(differential pair)中電晶體間的源極電壓差，以產生一電流通過第一電阻性組件，由此產生兩個電流。電流摺疊組件再將前述兩個電流進行摺疊，以產生一輸出電壓。
文檔編號H03F1/32GK1960174SQ20061014311
公開日2007年5月9日 申請日期2006年11月1日 優先權日2005年11月1日
發明者屈慶勳 申請人:聯發科技股份有限公司