基於混合型分數階積分電路模塊的0.9階含xy的Liu混沌系統電路的製作方法
2023-05-21 02:45:26
基於混合型分數階積分電路模塊的0.9階含xy的Liu混沌系統電路的製作方法
【專利摘要】本發明提供一種基於混合型分數階積分電路模塊的0.9階含xy的Liu混沌系統電路，混合型分數階積分電路模塊由六部分組成，每部分電阻由四個電阻和一個電位器串聯組成，每部分電容由四個電容並聯組成，第一部分為電阻和電容的並聯，以後部分中的電阻都是與前面部分的整體電路串聯，然後與該部分電容並聯組成通用分數階積分模塊電路。本發明採用混合型結構，設計製作了PCB電路，0.9階分數階積分電路由前三部分組成，後三部分的電阻為零，電容懸空，採用這種方法的實現0.9階分數階混沌系統電路，可靠性高，不易出錯。
【專利說明】基於混合型分數階積分電路模塊的0. 9階含xy的L i U混沌 系統電路
【技術領域】
[0001] 本發明涉及一種通用分數階積分電路模塊及其〇. 9階混沌系統電路實現，特別涉 及一種基於混合型分數階積分電路模塊的〇. 9階含xy的Liu混沌系統電路。
【背景技術】
[0002] 因為實現分數階混沌系統的電路的電阻和電容都是非常規電阻和電容，一般採用 電阻串聯和電容並聯的方法實現，目前，實現的主要方法是利用現有的電阻和電容在麵包 板上組合的方法，這種方法可靠性和穩定性比較低，並且存在容易出錯，出錯後不易查找等 問題，本發明為克服這個問題，採用混合型結構，設計製作了 PCB電路，電路由六部分組成， 每部分電阻由四個電阻和一個電位器串聯組成，每部分電容由四個電容並聯組成，第一部 分為電阻和電容的並聯，以後部分中的電阻都是與前面部分的整體電路串聯，然後與該部 分電容並聯組成通用分數階積分模塊電路，〇. 9階分數階積分電路由前三部分組成，後三部 分的電阻為零，電容懸空，採用這種方法的實現〇. 9階分數階混沌系統電路，可靠性高，不 易出錯。
【發明內容】
[0003] 本發明要解決的技術問題是提供一種基於混合型分數階積分電路模塊的0. 9階 含xy的Liu混沌系統電路，本發明採用如下技術手段實現發明目的：
[0004] 、一種混合型分數階積分電路模塊，其特徵是在於：電阻Rx與電容Cx並聯，形成第 一部分，第一部分與電阻Ry串聯後再與電容Cy並聯，形成第二部分，前兩部分與電阻Rz串 聯後再與電容Cz並聯，形成第三部分，前三部分與電阻Rw串聯後再與電容Cw並聯，形成第 四部分，前四部分與電阻Ru串聯後再與電容Cu並聯，形成第五部分，前五部分與電阻Rv串 聯後再與電容Cv並聯，形成第六部分，輸出引腳A接第一部分，輸出引腳B接第六部分。
[0005] 2、根據權利要求1所述一種混合型分數階積分電路模塊，其特徵在於：所述電阻 Rx由電位器Rxl和電阻Rx2、Rx3、Rx4、Rx5串聯組成，所述電容Cx由電容Cxi、Cx2、Cx3、 Cx4並聯組成；所述電阻Ry由電位器Ryl和電阻Ry2、Ry3、Ry4、Ry5串聯組成,所述電容Cy 由電容〇71、〇72、〇73、〇74，並聯組成；所述電阻1^由電位器1^1和電阻1^2、1^3、1^4、1^5 串聯組成，所述電容Cz由電容Czl、Cz2、Cz3、Cz4並聯組成；所述電阻Rw由電位器Rwl和 電阻Rw2、Rw3、Rw4、Rw5串聯組成，所述電容Cw由電容Cwl、Cw2、Cw3、Cw4並聯組成；所述 電阻Ru由電位器Rul和電阻Ru2、Ru3、Ru4、Ru5串聯組成，所述電容Cu由電容Cul、Cu2、 &13、(：114並聯組成 ；所述電阻1^由電位器1^1和電阻1^2、1^3、1^4、1^5串聯組成，所述電 容〇由電容01、02、03、04並聯組成。
[0006] 3、根據權利要求1所述一種混合型分數階積分電路模塊，所述0. 9階積分電路模 塊，其特徵在於：所述電阻Rx = 61. 52M，所述電位器Rxl = 20K，所述電阻Rx2 = 22M、Rx3 =22M、Rx4 = 10M、Rx5 = 7· 5M，所述電容 Cx = 0· 5062uF，所述電容 Cxl = 470nF、Cx2 = 33nF、Cx3 = 2. 2nF、Cx4 = InF ;所述電阻 Ry = I. 552M，所述電位器 Ryl = 2K,所述電阻 Ry2 = lM、Ry3 = 510K、Ry4 = 20K、Ry5 = 20Κ，所述電容 Cy = 0· 2996uF，所述電容 Cyl = 220nF、Cy2 = 68nF、Cy3 = 6. 8nF、Cy4 = 4. 7nF ;所述電阻 Rz = 15. 65M，所述電位器 Rzl = 0· 55K 和所述電阻 Rz2 = 10K、Rz3 = 5. IK、Rz4 = OK、Rz5 = 0K，所述電容 Cz = 0· 441uF， 所述電容Czl = 220nF、Cz2 = 220nF、Cz3 = lnF、Cz4懸空；所述電阻Rw、Ru、Rv均為零，所 述電容Cw、Cu、Cv均懸空；
[0007] 4、基於混合型分數階積分電路模塊的0. 9階含xy的Liu混沌系統電路，其特徵在 於：
[0008] (I) Liu混沌系統i為：
【權利要求】
1. 一種混合型分數階積分電路模塊，其特徵是在於：電阻Rx與電容Cx並聯，形成第一 部分，第一部分與電阻Ry串聯後再與電容Cy並聯，形成第二部分，前兩部分與電阻Rz串聯 後再與電容Cz並聯，形成第三部分，前三部分與電阻Rw串聯後再與電容Cw並聯，形成第四 部分，前四部分與電阻Ru串聯後再與電容Cu並聯，形成第五部分，前五部分與電阻Rv串聯 後再與電容Cv並聯，形成第六部分，輸出引腳A接第一部分，輸出引腳B接第六部分。
2. 根據權利要求1所述一種混合型分數階積分電路模塊，其特徵在於：所述電阻Rx由 電位器1^1和電阻1^2、1^3、1^4、1^5串聯組成，所述電容〇1由電容〇11、〇12、〇13、〇14並 聯組成；所述電阻Ry由電位器Ryl和電阻Ry2、Ry3、Ry4、Ry5串聯組成，所述電容Cy由電 容〇71、〇72、〇73、〇74，並聯組成；所述電阻1^由電位器1^1和電阻1^2、1^3、1^4、1^5串聯 組成，所述電容Cz由電容Czl、Cz2、Cz3、Cz4並聯組成；所述電阻Rw由電位器Rwl和電阻 Rw2、Rw3、Rw4、Rw5串聯組成，所述電容Cw由電容〇￥1、〇￥2、〇￥3、〇￥4並聯組成；所述電阻尺11 由電位器此1和電阻1?112、1?113、1?114、1?115串聯組成，所述電容(：11由電容(：111、(：112、(：113、(：114 並聯組成；所述電阻Rv由電位器Rvl和電阻Rv2、Rv3、Rv4、Rv5串聯組成，所述電容Cv由 電容Cvl、Cv2、Cv3、Cv4並聯組成。
3. 根據權利要求1所述一種混合型分數階積分電路模塊，所述0. 9階積分電路模塊，其 特徵在於：所述電阻Rx = 61. 52M，所述電位器Rxl = 20K，所述電阻Rx2 = 22M、Rx3 = 22M、 Rx4 = 10M、Rx5 = 7· 5M，所述電容 Cx = 0· 5062uF，所述電容 Cxl = 470nF、Cx2 = 33nF、Cx3 =2. 2nF、Cx4 = InF ;所述電阻Ry = I. 552M，所述電位器Ryl = 2K,所述電阻Ry2 = 1M、 Ry3 = 510K、Ry4 = 20K、Ry5 = 20K，所述電容 Cy = 0· 2996uF，所述電容 Cyl = 220nF、Cy2 =68nF、Cy3 = 6. 8nF、Cy4 = 4. 7nF ;所述電阻 Rz = 15. 65M，所述電位器 Rzl = 0· 55K 和 所述電阻 Rz2 = 10K、Rz3 = 5. 1K、Rz4 = 0K、Rz5 = 0K，所述電容 Cz = (X441uF，所述電容 Czl = 220nF、Cz2 = 220nF、Cz3 = InF、Cz4 懸空；所述電阻 Rw、Ru、Rv 均為零，所述電容 Cw、Cu、Cv均懸空。
4. 基於混合型分數階積分電路模塊的0. 9階含xy的Liu混沌系統電路，其特徵在於： (1) Liu混沛系統i為：
(2) 0. 9階含xy的Liu混沌系統ii為：
(3) 根據0. 9階含xy的Liu混沌系統i i構造模擬電路，利用運算放大器Ul、運算放 大器U2及電阻和0. 9階積分電路模塊U5、0. 9階積分電路模塊U6、0. 9階積分電路模塊U7 構成反相加法器和反相〇. 9階積分器，利用乘法器U3和乘法器U4實現乘法運算，所述運算 放大器Ul和運算放大器U2採用LF347N，所述乘法器U3和乘法器U4採用AD633JN ; 所述運算放大器Ul連接運算放大器U2、乘法器U3、乘法器U4和0. 9階積分電路模塊 U5、0. 9階積分電路模塊U6，所述運算放大器U2連接乘法器U3、乘法器U4和0. 9階積分電 路模塊U7，所述乘法器U3連接運算放大器Ul，所述乘法器U4連接運算放大器U2 ; 所述運算放大器Ul的第1引腳通過電阻R8與Ul的第6引腳相接，第2引腳通過電阻 R6與第1引腳相接，第3、5、10、12引腳接地，第4引腳接VCC，第11引腳接VEE，第6引腳 接混合型分數階積分電路U6的A引腳，第7引腳接輸出y，通過電阻Rl與第13引腳相接， 接混合型分數階積分電路U6的B引腳，接乘法器U4的第3引腳，第8引腳接輸出X，通過 電阻R4與第9引腳相接，通過電阻R5與第2引腳相接，接乘法器U3的第1引腳，接乘法器 U4的第1引腳，接混合型分數階積分電路U5的B引腳，第9引腳接混合型分數階積分電路 U5的A引腳，第13引腳通過電阻R2與第14引腳相接，第14引腳通過電阻R3與第9引腳 相接； 所述運算放大器U2的第1、2、6、7引腳懸空，第3、5、10、12引腳接地，第4引腳接VCC， 第11引腳接VEE，第8引腳輸出z，通過電阻R12與第9引腳相接，接乘法器U3的第3引腳， 接接混合型分數階積分電路U7的B引腳，第9引腳接混合型分數階積分電路U7的A引腳， 第13引腳通過電阻RlO接第14引腳，第14引腳通過電阻Rll接第9引腳； 所述乘法器U3的第1引腳接Ul的第8腳，第3引腳接U2的第8引腳，第2、4、6引腳 均接地，第5引腳接VEE，第7引腳通過電阻R7接Ul第6引腳，第8引腳接VCC ; 所述乘法器U4的第1和第3引腳接Ul的第7腳，第2、4、6引腳均接地，第5引腳接 VEE，第7引腳通過電阻R9接U2第13引腳，第8引腳接VCC。 所述〇. 9階積分電路模塊U5的A引腳接運算放大器Ul的第9引腳，B引腳接接運算 放大器Ul的第8引腳； 所述〇. 9階積分電路模塊U6的A引腳接運算放大器Ul的第6引腳，B引腳接接運算 放大器Ul的第7引腳； 所述〇. 9階積分電路模塊U7的A引腳接運算放大器U2的第9引腳，B引腳接接運算 放大器U2的第8引腳。
【文檔編號】H04L9/00GK104393982SQ201410631431
【公開日】2015年3月4日 申請日期:2014年11月11日 優先權日:2014年11月11日
【發明者】韓敬偉 申請人:韓敬偉