一種用現場可編程門陣列實現mfcc參數提取的方法
2023-04-29 15:45:21 1
專利名稱：一種用現場可編程門陣列實現mfcc參數提取的方法
技術領域：
本發明涉及一種用現場可編程門陣列實現MFCC參數提取的方法，屬電子信息中的信號處理技術領域。
背景技術：
MFCC 是 Mel 頻率倒譜係數(Mel Frequency Cepstrum Coefficient, MFCC)的縮寫；Mel頻率是基於人耳聽覺特性提出來的，它與Hz頻率成非線性對應關係；Mel頻率倒譜係數則是利用它們之間的這種關係，計算得到的Hz頻譜特徵；MFCC的分析著眼於人耳的聽覺特性，因為人耳所聽到的聲音的高低與聲音的頻率並不成線性正比關係，而Mel頻率尺度則更符合人耳的聽覺特性；所謂Mel頻率尺度，它的值大體上對應於實際頻率的對數分布關係；Mel頻率與實際頻率的具體關係可用式 Mel(f)=25951g(l+f/700)表示，其中f的單位是Hz ;臨界頻率帶寬隨著頻率的變化而變化，並與Mel頻率的增長一致，在IOOOHz以下，大致呈線性分布，帶寬為IOOHz左右；在IOOOHz以上呈對數增長；MFCC已被廣泛地應用在語音識別領域；由於Mel頻率與Hz頻率之間非線性的對應關係，使得MFCC隨著頻率的提高，其計算精度隨之下降；因此，在應用中常常只使用低頻MFCC,而丟棄中高頻MFCC ；)語音信號特徵參數MFCC的提取是語音技術的難點，其設計複雜，硬體開發周期較長，文章「語音MFCC特徵提取的FPGA實現」(見《計算機工程與設計》2008年11月，第29卷，第21期，文章編號:1000. 7024(2008)21. 5474. 02。)即屬於此列。
發明內容
為了克服現有技術存在的缺陷與不足，本發明提出了一種用現場可編程門陣列(FPGA)實現MFCC參數提取的方法。本發明的技術方案如下一種現場可編程門陣列(FPGA)，包括預加重處理模塊、分幀處理模塊、加窗處理模塊、離散功率譜估計模塊、Mel濾波器組模塊、取自然對數模塊和離散餘弦變換模塊，其特徵在於預加重處理模塊輸出端連接到分幀處理模塊的輸入端；分幀處理模塊輸出端連接到加窗處理模塊的輸入端，其使能控制端分別和加窗處理模塊及離散功率譜估計模塊的使能端相連接；加窗處理模塊的輸出端和離散功率譜估計模塊的輸入端相連接；離散功率譜估計模塊輸出端連接到Mel濾波器組模塊的輸入端，同時其使能控制端和Mel濾波器組模塊的使能端相連接；Mel濾波器組模塊的輸出端、使能控制端分別和取自然對數模塊的輸入端、使能端相連接；取自然對數模塊的輸出端、使能控制端分別連接到離散餘弦變換模塊的輸入端和使能端；所述的預加重處理模塊由減法器、加法器、延時器和移位寄存器組成，減法器和延時器的輸入端相連；延時器輸出端分別連接到減法器和移位寄存器的輸入端；減法器和移位寄存器的輸出端連接到加法器的輸入端；
所述的分幀處理模塊由分幀控制單元、FIFOU FIF02和一個多路選擇器組成；分幀控制單元包括計數器I、計數器2、與門I、與門2和反相器，計數器I的輸出端分別連接FIFOl的寫使能端、計數器2的輸入端和加窗處理模塊的使能端；計數器2的輸出端經反相器與計數器I的另一路輸出端連接後又分別連接到與門I及與門2，與門I輸出連接FIF02的寫使能端，計數器2的輸出端連接到FIF02的讀使能端；與門2輸出連接到FIFOl的讀使能端及多路選擇器的選擇端；FIF01的輸出端連接多路選擇器的一個輸入端，同時連接到FIF02的輸入端；FIF02的輸出端連接到多路選擇器的一個輸入端；多路選擇器輸出連接到下一級加窗處理模塊輸入端；所述的加窗處理模塊由計數器、存儲器和乘法器組成，計數器的輸出端連接存儲器的地址端；存儲器的輸出端連接到乘法器的一個輸入端；乘法器的另一輸入端連接到分幀處理模塊中的多路選擇器的輸出端；所述的離散功率譜估計模塊由FFT模塊、乘法器I、乘法器2和加法器I組成，FFT模塊有三個輸出端，分別為實部信號輸出端、虛部信號輸出端和數據有效端，實部信號輸出端連接乘法器I的兩個輸入端，虛部信號輸出端連接乘法器2的兩個輸入端；兩個乘法器輸 出端連接加法器I輸入端，加法器I輸出端連接Mel濾波器組模塊中FIF03和FIF04的數據輸入端；所述的Mel濾波器組模塊由輸入控制單元、FIF03、FIF04、濾波器係數存儲器和輸出控制單元組成；輸入控制單元包括三個計數器3-5、5個延時器1-5、與門、反相器I和FIFO控制器，計數器3使能端連接離散功率譜估計模塊中FFT模塊的數據有效端，計數器3輸出端與離散功率譜估計模塊使能信號輸出端一起連接到與門的輸入端，與門輸出端連接反相器I輸入端，反相器I輸出端連接FIFO控制器輸入端，與門還連接延時器5，延時器5輸出端連接濾波器係數存儲器使能端；FIF0控制器一個輸出端連接延時器I，延時器I連接FIF03讀使能端和輸出控制單元中乘累加器I的使能端，另一個輸出端連接延時器2，延時器2連接FIF04讀使能端和輸出控制單元中乘累加器2的使能端；上一級離散功率譜估計模塊連接延時器3，延時器3輸出端連接FIF03使能端；離散功率譜估計模塊還連接延時器4，延時器4輸出端連接FIF04使能端；離散功率譜估計模塊中FFT模塊的數據有效端還連接到計數器2和計數器3，計數器4和計數器5的輸出端分別連接FIF03和FIF04的寫使能端；FIF0控制器由硬體描述語言編寫實現；FIF03和FIF04輸入端連接上一級離散功率譜估計模塊的輸出端，FIF03及FIF04的輸出端分別連接到輸出控制單元的輸入端；輸出控制單元由兩個乘累加器和加法器2組成，第I個乘累加器輸入端連接FIFOl輸出端和濾波器係數存儲器的輸出端，第2個乘累加器2輸入端連接FIF02輸出端和濾波器係數存儲器的輸出端；加法器2的輸入端連接兩個乘累加器的輸出端，加法器2的輸出端作為Mel濾波器組模塊的輸出；所述的取自然對數模塊由初始化單元、對數運算單元、移位器和延時器6組成，初始化單元和對數運算單元各有一個輸入使能端連接Mel濾波器組模塊第8個輸出端，延時器6連接Mel濾波器組模塊第8個輸出端；初始化單元的三個輸出端連接對數運算單元的另外三個輸入端；對數運算單元輸出端連接移位器輸入端；初始化單元由加法器3、減法器3、ix)ml和ι·οπι2組成，加法器3的使能端和減法器3的使能端相連接作為初始化單元的使能端；加法器3的一個輸入端和減法器3的一個輸入端相連接；roml和rom2的輸入端接地,roml的輸出端分別連接到加法器3和減法器3的另一個輸入端，加法器3和減法器3及ι·οπι2的輸出端分別和對數運算單元的三個輸入端相連接；對數運算單元由23級CORDIC運算單元順序連接組成，每級CORDIC運算單元數據輸入端連接上一級CORDIC運算單元的三個輸出端，Mel濾波器組模塊的第8個輸出端連接到第一級CORDIC運算單元的輸入使能端；C0RDIC運算單元由移位器I、移位器2、加減法器
I、加減法器2、加減法器3、ix)m3和反相器2組成；加減法器I、加減法器2、加減法器3的使能端相連接後作為CORDIC運算單元的使能端；移位器I輸出端連接減加法器I的一個輸入端，移位器2連接加減法器2的一個輸入端，反相器2的輸出端連接加減法器3的加減選擇端，反相器2輸出端同時連接加減法器1、2的加減選擇端，rom3輸入端接地，rom3連接加減法器3的一個輸入端；所述的離散餘弦變換模塊包括並行運算單元、緩存器控制單元和輸出緩存器，並行運算單元包括12個DCT運算單元、12個延時器7 - 18、計數器4和多路選擇器，其中DCT運算單元由計數器5、R0M、乘累加器組成；計數器5的使能端作為DCT運算單元的使能輸入端，計數器5分別連接到ROM地址輸入端和乘累加器的使能端；R0M輸出端連接乘累加器的一個數據輸入端；乘累加器另一個數據輸入端作為DCT運算單元數據輸入端連接取自然對數模塊數據輸出端；乘累加器輸出端作為DCT運算單元的輸出端；12個DCT運算單元數據輸入端並行連接到上一級取自然對數模塊的數據輸出端，DCT運算單元使能端連接到取自然對數模塊中延時器6的輸出端，第一個DCT運算單元的輸出端直接連接到多路選擇器的一個數據端，第2至12個DCT運算單元的輸出端分別順序連接到延時器8至延時器18，延時器8至延時器18輸出端分別連接多路選擇器的11個數據端；延時器7連接上一級取自然對數模塊使能信號輸出端，延時器7輸出端連接計數器4，計數器4輸出端連接多路選擇器的選擇端；多路選擇器輸出端作為並行運算單元輸出端連接輸出緩存器的數據輸入端；緩存器控制單元由計數器6和延時器19組成，計數器6使能端連接並行運算單元延時器7輸出端，計數器6輸出端連接到輸出緩存器寫使能端；延時器19輸入端連接並行運算單元的延時器7輸出端，延時器19輸出端連接輸出緩存器讀使能端；輸出緩存器的一個輸入端連接並行運算單元數據輸出端，另兩個輸入端連接緩存器控制單元的輸出端。本發明預加重處理模塊中的延時器對輸入語音信號延時一個時鐘；減法器接收原始語音信號減去延時器輸出信號作為其輸出；延時器輸出信號再經過移位寄存器，右移四位，在加法器內與減法器輸出信號求和作為預加重處理模塊的輸出信號；本發明分幀處理模塊中的分幀控制單元是整個分幀處理模塊的控制單元，由兩個 計數器實現，計數器I開始計數時同時輸出一路到信號到FIFOl的寫使能端，作為FIFOl的寫使能信號；計數器I計數到512時輸出另一路信號作為下一級加窗模塊的使能信號；計數器I計數到640時使能計數器2，計數器2開始計數實現128為一幀的分幀要求，計數器2輸出經反相器後與加窗模塊使能信號邏輯與作為FIFOl的讀使能信號及多路選擇器的選擇端信號；計數器2輸出還是FIF02的讀使能信號；計數器2輸出信號取反與計數器I輸出相與並延時一個時鐘作為FIF02的寫使能信號；FIF01的輸出信號同時也是FIF02的輸入信號，FIFOl和FIF02的輸出端連接到多路選擇器的輸入端；本發明加窗模塊採用查找表實現，根據式漢明窗公式計算出窗長256的漢明窗各點數值，存入到深度為256的ROM中。ROM的地址與一個模256的計數器輸出的計數值相對應。這樣ROM每輸出一個數值對應來自分幀處理模塊的一個分幀後語音信號，通過乘法器相乘，實現加窗功能，輸出加窗語音信號；計數器的輸入使能端接收分幀處理模塊的使能信號，計數器的輸出端連接存儲器ROM的地址端；存儲器ROM的輸出端連接到乘法器的一個輸入端；乘法器接收來自分幀處理模塊處理的語音信號與存儲器ROM輸出的數據做乘法運算；本發明離散功率譜估計模塊中的FFT模塊是調用Xilinx公司的Fast FourierTransform . I IP核實現的；FFT模塊輸出實部與虛部信號分別通過乘法器，實現對各自取平方運算，然後兩路信號通過加法器輸出，得到語音信號的離散功率譜估計值；本發明Mel濾波器組模塊中的輸入控制單元結合硬體描述語言編寫並搭載BlackBox模塊實現，輸入控制單元對FIF03、FIF04和濾波器係數存儲器進行控制，控制FIF03、FIF04的讀寫和濾波器係數存儲器的輸出；輸出控制單元由兩個乘累加器和一個加法器組成，輸出控制單元接收來自FIF03、FIF04和濾波器係數存儲器的輸出信號，分別完成FIF03.FIF04與濾波器係數的乘累加運算，然後通過加法器合併輸出，此輸出即為每一幀語 音信號經過Mel濾波器的濾波結果；本發明取自然對數模塊中的初始化單元對輸入待求對數值的信號做初始化處理，輸出三路信號作為對數運算單元的輸入，對數運算單元由二十三個級聯的CORDIC運算單元組成，每一級CORDIC運算單元完成一次迭代運算；待求對數值的信號輸入到初始化單元中加法器的一個輸入端和減法器的一個輸入端，roml連接加法器的另一個輸入端和減法器的另一個輸入端，以此對待求對數值的信號實現加I和減I初始化操作，輸出兩路信號；rom2的輸出端作為對數運算單元的一個數值輸入端；對數運算單元的三個輸入端接收初始化單元的三個輸出信號，對數運算單元的輸出端連接移位器，移位器的輸出信號即為取自然對數模塊的輸出信號；C0RDIC運算單元三個數據輸入端接收上一級CORDIC運算單元的三個輸出端輸出的信號，使能端連接Mel濾波器組模塊第8個輸出端，假設三個數據輸入端輸入信號分別為信號X，信號y，信號z，信號I經過移位器I移位與信號X輸入加減法器I運算作為信號X的迭代值輸出，信號X經過移位器2移位與信號y連接到加減法器2運算作為信號I的迭代值輸出，rom3和信號ζ輸入加減法器3，經加減法器3運算作為信號ζ的迭代值輸出；本發明離散餘弦變換模塊採用查找表及並行運算來實現；這裡設計了十二個DCT運算單元並行運算通過一個十二路多路選擇器對DCT運算選擇輸出，輸出結果送至一個FIFO中緩存，此FIFO中存儲的即為MFCC參數；每個DCT運算單元結構完全相同，每個DCT運算單元由一個計數器、一個ROM、一個乘累加器組成，ROM中存儲該DCT運算所需DCT餘弦值，計數器輸出保證ROM與DCT運算單元輸入同步輸出到乘累加器，乘累加器的輸出即是這一個DCT運算單元的輸出值；上述FPGA (Field — Programmable GateArray)意為現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。上述FFT模塊是本技術領域中的通用模塊，意思是快速傅立葉變換模塊；
上述FIFO是英文First In First Out的縮寫,意思是一種先進先出的數據緩存器。上述FIFO控制器是本技術領域中的常用模塊，意思是對FIFO的讀寫進行控制。上述CORDIC (Coordinate Rotation Digital Computer)即坐標旋轉數字計算方法，是J.D. Volderl於1959年首次提出，主要用於三角函數、雙曲線、指數、對數的計算。該算法通過基本的加和移位運算代替乘法運算，使得矢量的旋轉和定向的計算不再需要三角函數、乘法、開方、反三角、指數等函數。一種利用上述現場可編程門陣列(FPGA)實現語音MFCC參數提取的方法，設待提取特徵的語音信號為8kHz採樣、8bit量化的單一音頻信號，步驟如下 I)對待測語音信號進行預處理a.對待測語音信號進行預加重處理，使待測語音信號通過一個系統函數為H(Z)=I-O. 9375夕預加重處理模塊，對語音信號中的高頻部分頻譜進行提升，從而增加語音高頻部分的解析度，其中ζ為複數變量；b.對待測語音信號進行分幀處理，信號分幀採用2個FIFO相互存儲數據的方法實現，幀長選256個採樣值為一幀，幀移為128採樣值；FIF01的深度為256，FIF02的深度為128 ；2個FIFO實現分幀的基本思路為FIF01的讀時鐘是寫時鐘的2倍，其讀時鐘與FIF02的讀寫時鐘相同，FIF01的寫信號始終為I ;當FIF01第一次寫滿256個數據後，開始讀取寫入的前128個數據；當讀完第一個128數據後，繼續讀128個數據，同時打開FIF02寫使能，將輸出的數據寫入FIF02 ;當FIF02寫滿後，FIF01停止讀出，FIF02開始讀出；FIF02讀空後，FIF01再次讀出，同時再次寫入FIF02，實現128個數據值的重複讀出、移幀；此過程中需要一個多路選擇器MUX，選擇對FIF01和FIF02進行讀出，實現分幀，分幀處理之後的一中貞語音記為s (η)；c.對待測語音信號進行加窗處理，對已取出的一幀語音s (η)進行加窗處理，用長度為256的窗函數w (η)對語音信號進行加權處理，從而形成加窗語音ww (η)，即ww (n) =s (η)w(η)，所用的窗函數是漢明窗，漢明窗函數公式
[ 0.54 - 0.46 · gos(2,t// / (N — I)) n = 0.1...N -1w{n)=.…，其中else為除了 η以外
[U n = else
的所有正整數；N為窗長，這裡取256，η為自變量；用查表的方法來實現加窗模塊；按照漢明窗的公式對ROM進行初始化，存入漢明窗(256)各點數值,並用一個計數器用於產生ROM的地址addr ;用分巾貞後的信號與ROM輸出各點的值相乘，即得加窗後的語音信號幀；2)對待測語音信號進行離散功率譜估計，對一幀語音進行離散傅立葉變換，並計算變換結果模值的平方，即得到待測語音信號的離散功率譜；通過離散功率譜估計模塊中的FFT模塊調用Xinlix Fast Fourier Transform 7.1 IP核來計算離散傅立葉變換，並對計算輸出進行乘法及加法運算，求得待測語音信號的離散功率譜；3)對待測語音信號進行Mel三角濾波器組濾波，Mel濾波器組是一個24階的三角濾波器，其係數是一個24X 129的矩陣，而在該濾波器係數組中，大部分係數為0，且其分別呈規律性24階濾波器中，奇數階數和偶數階數的係數在順序上分別與下一階銜接，而且所有非零係數的個數為242，小於一幀的採樣點數；利用這一規律，採用類似分幀的觀點，用硬體描述語言編寫FIFO控制器，用兩個FIFO作為緩衝器，分別將FIF03和FIF04的輸出數據與事先存在ROM中的Mel濾波器組係數相乘，即在一幀256個時鐘時刻內實現一幀語音信號與24階濾波器相乘的實時操作；4)對待測語音信號進行取自然對數運算，利用CORDIC算法的雙曲旋轉法實現自然對數運算，在雙曲坐標系下，CORDIC算法的迭代方程如下
權利要求
1.一種現場可編程門陣列，包括預加重處理模塊、分幀處理模塊、加窗處理模塊、離散功率譜估計模塊、Mel濾波器組模塊、取自然對數模塊和離散餘弦變換模塊，其特徵在於預加重處理模塊輸出端連接到分幀處理模塊的輸入端；分幀處理模塊輸出端連接到加窗處理模塊的輸入端，其使能控制端分別和加窗處理模塊及離散功率譜估計模塊的使能端相連接；加窗處理模塊的輸出端和離散功率譜估計模塊的輸入端相連接；離散功率譜估計模塊輸出端連接到Mel濾波器組模塊的輸入端，同時其使能控制端和Mel濾波器組模塊的使能端相連接；Mel濾波器組模塊的輸出端、使能控制端分別和取自然對數模塊的輸入端、使能端相連接；取自然對數模塊的輸出端、使能控制端分別連接到離散餘弦變換模塊的輸入端和使能端； 所述的預加重處理模塊由減法器、加法器、延時器和移位寄存器組成，減法器和延時器的輸入端相連；延時器輸出端分別連接到減法器和移位寄存器的輸入端；減法器和移位寄存器的輸出端連接到加法器的輸入端； 所述的分幀處理模塊由分幀控制單元、FIFOU FIF02和一個多路選擇器組成；分幀控制單元包括計數器I、計數器2、與門I、與門2和反相器，計數器I的輸出端分別連接FIFOl的寫使能端、計數器2的輸入端和加窗處理模塊的使能端；計數器2的輸出端經反相器與計數器I的另一路輸出端連接後又分別連接到與門I及與門2，與門I輸出連接FIF02的寫使能端，計數器2的輸出端連接到FIF02的讀使能端；與門2輸出連接到FIFOl的讀使能端及多路選擇器的選擇端；FIF01的輸出端連接多路選擇器的一個輸入端，同時連接到FIF02的輸入端；FIF02的輸出端連接到多路選擇器的一個輸入端；多路選擇器輸出連接到下一級加窗處理模塊輸入端； 所述的加窗處理模塊由計數器、存儲器和乘法器組成，計數器的輸出端連接存儲器的地址端；存儲器的輸出端連接到乘法器的一個輸入端；乘法器的另一輸入端連接到分幀處理模塊中的多路選擇器的輸出端； 所述的離散功率譜估計模塊由FFT模塊、乘法器I、乘法器2和加法器I組成，FFT模塊有三個輸出端，分別為實部信號輸出端、虛部信號輸出端和數據有效端，實部信號輸出端連接乘法器I的兩個輸入端，虛部信號輸出端連接乘法器2的兩個輸入端；兩個乘法器輸出端連接加法器I輸入端，加法器I輸出端連接Mel濾波器組模塊中FIF03和FIF04的數據輸入端; 所述的Mel濾波器組模塊由輸入控制單元、FIF03、FIF04、濾波器係數存儲器和輸出控制單元組成；輸入控制單元包括三個計數器3-5、5個延時器1-5、與門、反相器I和FIFO控制器，計數器3使能端連接離散功率譜估計模塊中FFT模塊的數據有效端，計數器3輸出端與離散功率譜估計模塊使能信號輸出端一起連接到與門的輸入端，與門輸出端連接反相器I輸入端，反相器I輸出端連接FIFO控制器輸入端，與門還連接延時器5，延時器5輸出端連接濾波器係數存儲器使能端；FIF0控制器一個輸出端連接延時器1，延時器I連接FIF03讀使能端和輸出控制單元中乘累加器I的使能端，另一個輸出端連接延時器2，延時器2連接FIF04讀使能端和輸出控制單元中乘累加器2的使能端；上一級離散功率譜估計模塊連接延時器3，延時器3輸出端連接FIF03使能端；離散功率譜估計模塊還連接延時器4，延時器4輸出端連接FIF04使能端；離散功率譜估計模塊中FFT模塊的數據有效端還連接到計數器2和計數器3，計數器4和計數器5的輸出端分別連接FIF03和FIF04的寫使能端；FIFO控制器由硬體描述語言編寫實現；FIF03和FIF04輸入端連接上一級離散功率譜估計模塊的輸出端，FIF03及FIF04的輸出端分別連接到輸出控制單元的輸入端；輸出控制單元由兩個乘累加器和加法器2組成，第I個乘累加器輸入端連接FIFOl輸出端和濾波器係數存儲器的輸出端，第2個乘累加器2輸入端連接FIF02輸出端和濾波器係數存儲器的輸出端；加法器2的輸入端連接兩個乘累加器的輸出端，加法器2的輸出端作為Mel濾波器組模塊的輸出； 所述的取自然對數模塊由初始化單元、對數運算單元、移位器和延時器6組成，初始化單元和對數運算單元各有一個輸入使能端連接Mel濾波器組模塊第8個輸出端，延時器6連接Mel濾波器組模塊第8個輸出端；初始化單元的三 個輸出端連接對數運算單元的另外三個輸入端；對數運算單元輸出端連接移位器輸入端； 初始化單元由加法器3、減法器3、ι·οπι1和ι·οπι2組成，加法器3的使能端和減法器3的使能端相連接作為初始化單元的使能端；加法器3的一個輸入端和減法器3的一個輸入端相連接；roml和rom2的輸入端接地，roml的輸出端分別連接到加法器3和減法器3的另一個輸入端，加法器3和減法器3及ι·οπι2的輸出端分別和對數運算單元的三個輸入端相連接； 對數運算單元由23級CORDIC運算單元順序連接組成，每級CORDIC運算單元數據輸入端連接上一級CORDIC運算單元的三個輸出端，Mel濾波器組模塊的第8個輸出端連接到第一級CORDIC運算單元的輸入使能端；C0RDIC運算單元由移位器I、移位器2、加減法器I、加減法器2、加減法器3、ix)m3和反相器2組成；加減法器I、加減法器2、加減法器3的使能端相連接後作為CORDIC運算單元的使能端；移位器I輸出端連接減加法器I的一個輸入端，移位器2連接加減法器2的一個輸入端，反相器2的輸出端連接加減法器3的加減選擇端，反相器2輸出端同時連接加減法器1、2的加減選擇端，rom3輸入端接地，rom3連接加減法器3的一個輸入端； 所述的離散餘弦變換模塊包括並行運算單元、緩存器控制單元和輸出緩存器，並行運算單元包括12個DCT運算單元、12個延時器7 — 18、計數器4和多路選擇器，其中DCT運算單元由計數器5、ROM、乘累加器組成；計數器5的使能端作為DCT運算單元的使能輸入端，計數器5分別連接到ROM地址輸入端和乘累加器的使能端；R0M輸出端連接乘累加器的一個數據輸入端；乘累加器另一個數據輸入端作為DCT運算單元數據輸入端連接取自然對數模塊數據輸出端；乘累加器輸出端作為DCT運算單元的輸出端；12個DCT運算單元數據輸入端並行連接到上一級取自然對數模塊的數據輸出端，DCT運算單元使能端連接到取自然對數模塊中延時器6的輸出端，第一個DCT運算單元的輸出端直接連接到多路選擇器的一個數據端，第2至12個DCT運算單元的輸出端分別順序連接到延時器8至延時器18，延時器8至延時器18輸出端分別連接多路選擇器的11個數據端；延時器7連接上一級取自然對數模塊使能信號輸出端，延時器7輸出端連接計數器4，計數器4輸出端連接多路選擇器的選擇端；多路選擇器輸出端作為並行運算單元輸出端連接輸出緩存器的數據輸入端； 緩存器控制單元由計數器6和延時器19組成，計數器6使能端連接並行運算單元延時器7輸出端，計數器6輸出端連接到輸出緩存器寫使能端；延時器19輸入端連接並行運算單兀的延時器7輸出端,延時器19輸出端連接輸出緩存器讀使能端；輸出緩存器的一個輸入端連接並行運算單元數據輸出端，另兩個輸入端連接緩存器控制單元的輸出端。
2.一種利用權利要求I所述的現場可編程門陣列實現語音MFCC參數提取的方法，設待提取特徵的語音信號為8kHz採樣、8bit量化的單一音頻信號，步驟如下 1)對待測語音信號進行預處理 a.對待測語音信號進行預加重處理，使待測語音信號通過一個系統函數為H(Z)=I-O. 9375夕預加重處理模塊，對語音信號中的高頻部分頻譜進行提升，從而增加語音高頻部分的解析度，其中z為複數變量； b.對待測語音信號進行分幀處理，信號分幀採用2個FIFO相互存儲數據的方法實現，幀長選256個採樣值為一幀，幀移為128採樣值；FIF01的深度為256，FIF02的深度為128 ； 2個FIFO實現分幀的基本思路為=FIFOl的讀時鐘是寫時鐘的2倍，其讀時鐘與FIF02的讀寫時鐘相同，FIFOl的寫信號始終為I ;當FIFOl第一次寫滿256個數據後，開始讀取寫入的前128個數據；當讀完第一個128數據後，繼續讀128個數據，同時打開FIF02寫使能，將輸出的數據寫入FIF02 ;當FIF02寫滿後，FIFOl停止讀出，FIF02開始讀出；FIF02讀空後，FIFOl再次讀出，同時再次寫入FIF02，實現128個數據值的重複讀出、移幀；此過程中需要一個多路選擇器MUX，選擇對FIFOl和FIF02進行讀出，實現分幀，分幀處理之後的一幀語音記為s (η)； c.對待測語音信號進行加窗處理，對已取出的一幀語音s(η)進行加窗處理，用長度為256的窗函數w(n)對語音信號進行加權處理,從而形成加窗語音ww(η),即ww(n) =s (n) w(η),所用的窗函數是漢明窗，漢明窗函數公式
全文摘要
一種用FPGA實現MFCC參數提取的方法，屬電子信息的信號處理技術，裝置包括預加重處理、分幀處理模塊等，參數提取方法為對待提取MFCC特徵參數的語音信號進行預加重處理、分幀處理、加窗處理、離散功率譜估計、Mel三角濾波器組濾波、取自然對數及離散餘弦變換，得到MFCC參數。本發明的有益效果為通過對各部分數據處理模塊的改進並藉助Xilinx公司System Generator開發工具，將Xilinx開發的一些模塊嵌入到Simulink的庫中，在Simulink中進行定點仿真，並且生成HDL文件，在ISE中進行調用，快速實現了MFCC特徵提取硬體的開發，提高了信號處理速度和研發周期。
文檔編號G10L15/02GK102831895SQ20121031369
公開日2012年12月19日 申請日期2012年8月29日 優先權日2012年8月29日
發明者馬丕明, 呂桂龍 申請人:山東大學