改進的半導體晶片結構及其製造方法
2023-04-29 09:45:11 2
專利名稱：改進的半導體晶片結構及其製造方法
技術領域：
本發明涉及半導體製造技術，特別涉及一種能夠提前發現絕緣層內部空隙的半導體晶片及其製造方法。
背景技術：
隨著半導體製造技術的飛速發展，半導體器件已經具有深亞微米結構，半導體集成電路IC中矽襯底表面包含數量龐大的跨度小於0.2微米的溝槽和凸稜。在金屬氧化物半導體(MOS)電路中，凸稜用於形成多晶矽柵極，溝槽用於在柵極之間形成隔離層。利用化學氣相澱積CVD或等離子增強化學氣相澱積PECVD工藝在矽襯底表面澱積絕緣層，作為多晶矽柵極和MOS電晶體的第一金屬層之間的隔離層。由於這種隔離層一般在多級金屬結構中的任意金屬級之前沉積，因此將其稱作前金屬介電(premetal-dielectric)(PMD)層。對於PMD來說，重要的是具有好的平整度和溝槽填充能力。對於亞微米半導體器件來說，例如具有溝槽的高密度動態隨機存儲器(DRAM)或者邏輯存儲器，其中溝槽變得更窄而且縱橫比(溝槽高度與寬度的比)更高(大約6∶1以上)，目前普遍使用硼磷矽酸鹽玻璃(BPSG)作為絕緣層填充材料。在襯底上澱積硼磷矽酸鹽玻璃以便形成隔離層的工藝過程中，需要精確控制溫度、壓力、澱積功率等參數以及反應氣體的流量，因此如果工藝條件控制不當，例如襯底溫度過低或濺射澱積比不合適很可能在硼磷矽酸鹽玻璃回流時不能完全填充溝槽，從而在溝槽內形成空隙(Void)。
圖1A為在半導體襯底的柵極結構上澱積隔離層中存在空隙的晶片結構的俯視圖。圖1B為圖1A中A-A向的橫向剖面圖。如圖1A和圖1B所示，在矽襯底100表面形成有柵極結構110和溝槽120，利用利用化學氣相澱積CVD或等離子增強化學氣相澱積PECVD工藝在矽襯底100表面的溝槽120中澱積BPSG隔離層200，從而覆蓋矽襯底100表面的柵極結構110和溝槽120。大規模CMOS集成電路如動態存儲器晶片上的柵極結構110和溝槽120的數量通常是非常巨大的。溝槽120具有較高的縱橫比，如果在澱積和回流的過程中工藝條件控制不當，在溝槽120中填充的隔離層200中就會形成空隙210。
在接下來的工藝步驟中，進一步在隔離層200上形成互連結構。圖2A-圖2C為現有技術中在晶片隔離層上形成的互連結構的示意圖。圖2A為現有技術中在晶片隔離層上形成的互連結構的俯視圖。圖2B為圖2A中A-A向的橫向剖面圖。圖2C為圖2A中B-B向的縱向剖面圖。如圖2A、圖2B和圖2C所示，在晶片隔離層上形成的互連結構包括在溝槽120上刻蝕出的眾多的孔230，孔230被縱向刻蝕且深度直達襯底100表面，以及橫向貫穿孔230的凹槽220。橫向貫穿孔230的凹槽220、220′和220″彼此並排平行、孔230、230′和230″彼此間隔，在隔離層上形成互連圖形。假設在溝槽120中已經形成空隙210，且空隙210便位於凹槽220′和220″的兩個孔230′和230″之間。
在接下來的工藝步驟中，在具有互連圖形的隔離層200上澱積金屬層300。圖3A至圖3C為在具有互連圖形的隔離層200上澱積金屬層300後的示意圖，具體來說，圖3A為在具有互連圖形的隔離層220上澱積金屬層300後的俯視圖，圖3B為圖3A的A-A向橫向剖面圖，圖3C為圖3A中B-B向縱向剖面圖。如圖3A、圖3B和圖3C所示，在具有互連圖形的隔離層200上澱積金屬層300之後，在孔230、230′和230″中澱積了金屬層300形成金屬化孔，凹槽220、220′和220″中澱積了金屬層300形成互連引線。而且，孔230′和230″之間的空隙210中也澱積進去了金屬。因此，由圖3C可以看出，金屬孔230′和230″之間由於空隙210的存在而形成了短路。
在接下來的工藝步驟中，利用CMP工藝將金屬層300磨除直至露出互連圖形層。圖4A至圖4C為利用CMP工藝將金屬層300磨除後的示意圖。圖4A為將金屬層300磨除後的隔離層的俯視圖；圖4B為圖4A的A-A向橫向剖面圖，圖4C為圖4A中B-B向縱向剖面圖。如圖4A、圖4B和圖4C所示，利用CMP工藝將金屬層300磨除，直至露出由澱積了金屬層的孔230和橫向貫穿孔230的引線220組成的互連圖形。由圖4A和圖4C可以看出，由於空隙210的存在，金屬化後的孔230′和230″之間的空隙210中澱積的金屬導致引線220′和220″之間形成短路。
在現有技術中，上述短路情況的檢查是在繼續進行後續工藝如掩膜、光刻、澱積和刻蝕等步驟以便形成多層互連電路晶片結構之後，採用電勢對比法(voltage contrast)進行的。圖5為現有技術的採用電壓比較法檢查短路的示意圖。如圖5所示，在引線220′和220″之間施加一電壓V，通過監測電流的變化來判斷是否有空隙的存在。如果存在空隙210，那麼引線220′和220″之間的電流就會超過正常值。如果要精確定位空隙210的位置，需要等到整個晶片完全做完，然後利用工程分析方法找到該空隙存在的大概區域，逐一切斷各小孔之間的引線，用電勢對比法找到空隙存在的具體位置。由此可以看出，這一過程相當煩瑣且檢查的效率很低。而且該電勢對比法必須要在整個的晶片互連結構形成完成之後進行，此時一旦發現空隙造成的短路，整個晶片就需報廢。究其原因是由於現有技術的互連結構的引線220′和220″之間在圖4A所示的狀態時是無法確定空隙存在的大致區域的，也無法利用電勢對比找出空隙的具體位置。因此，由於上述現有技術的互連結構的缺陷導致的測試方法的局限和空隙檢測的滯後，使晶片的早期失效無法及時發現，造成次品率的增加和製造成本的提高。
發明內容
因此，本發明的目的是提供一種改進的半導體晶片的互連結構，所述互連結構能夠在形成互連結構的早期，利用電子束掃描及時發現溝槽內隔離層中出現的空隙，從而剔除早期短路失效，提高良品率和降低製造成本。
為達到上述目的，本發明提供了一種半導體晶片，包括半導體襯底；在襯底表面形成的複數個溝槽；覆蓋襯底表面溝槽的隔離層；以及在所述隔離層上與溝槽對應的位置形成的互連圖形；和在所述隔離層上與溝槽對應的位置形成的、與互連圖形平行間隔排列的測試圖形。
所述互連圖形包括彼此間隔的孔和橫貫所述孔的凹槽。
所述測試圖形包括彼此間隔的孔。
所述互連圖形和測試圖形的孔在隔離層表面被刻蝕出並向下貫通溝槽直達襯底表面。
所述互連圖形和測試圖形的孔彼此平行且一一對應地排列。
在所述互連圖形的凹槽和孔中以及測試圖形的孔中填充有金屬材料。
所述互連圖形包含在晶片微電路的多層互連結構中。
所述測試圖形為電子束轟擊測試區域。
相應地，本發明提供了一種半導體晶片的生產方法，包括提供一半導體襯底；在襯底上形成複數個溝槽；利用化學氣相澱積(CVD)工藝在襯底表面澱積隔離層以便填充和覆蓋溝槽；在隔離層上與溝槽對應的位置刻蝕第一孔陣列和第二孔陣列；在第一孔陣列上刻蝕出橫貫孔的凹槽；在隔離層表面澱積金屬層；利用化學機械研磨(CMP)工藝去除所述金屬層直至第一空陣列和第二孔陣列以及第二孔陣列各孔之間完全隔離；利用電子束掃描轟擊第一孔陣列和第二孔陣列；如果發現被轟擊的第二孔陣列某處孔的顏色與其它孔的顏色不同，則說明所述某處孔的下方存在空隙；否則繼續進行接下來的工藝步驟。
所述第一孔陣列和第二孔陣列的孔在隔離層上被刻蝕出並向下貫通溝槽直達襯底表面。
所述第一孔矩陣與第二孔陣列彼此平行間隔排列。
所述第一孔陣列和第二孔陣列的孔彼此平行且一一對應地排列。
所述第一孔陣列包含在晶片微電路的多層互連結構中。
所述第二孔陣列為電子束轟擊測試區域。
與現有技術相比，本發明具有以下優點本發明的晶片互連結構由於採用了在襯底的隔離層上與溝槽對應的位置形成的包括彼此間隔的孔和橫貫孔的凹槽的互連圖形，和與溝槽對應的位置形成的、與互連陣列平行交替排列的、包括彼此間隔的孔的測試圖形，其中孔在隔離層表面被刻蝕出並向下貫通溝槽直達襯底表面。由於互連圖形和測試圖形的孔彼此平行且一一對應地排列，互連圖形的凹槽和孔形成引線連接的金屬化孔陣列，測試圖形的孔中填充有金屬材料形成與互連圖形的孔對應且彼此獨立的金屬化孔。這種結構使得在工藝步驟進行到此時，就能夠利用電子束掃描及時發現澱積在溝槽內的隔離層中存在的空隙。
在電子轟擊互連圖形的凹槽和孔中以及測試圖形的孔時，如果在互連圖形孔和測試圖形的孔的下方存在空隙，也就是有短路的情況發生，那麼在測試圖形中，由於電子在獨立的孔上的聚集程度和下方有空隙從而與互連圖形的孔短路的孔上的聚集程度不同，因此可以通過判斷被掃描的測試圖形的孔的顏色變化來定位空隙。建立在本發明的晶片結構基礎之上的這種空隙定位方法大大提高了測試效率，而且如果有空隙造成短路的現象就可以及時進行分析，進而修復造成故障產生的步驟，不必等到形成多層互連結構之後再對晶片進行空隙檢測分析。因此本發明能夠及時發現問題，為解決問題爭取了時間，降低了次品率，進而降低了製造成本。
圖1A為在半導體襯底的柵極結構上澱積隔離層中存在空隙的晶片結構的俯視圖；圖1B為圖1A中A-A向的橫向剖面圖；圖2A為現有技術中在晶片隔離層上形成的互連結構的俯視圖；圖2B為圖2A中A-A向的橫向剖面圖；圖2C為圖2A中B-B向的縱向剖面圖；圖3A為在具有互連圖形的隔離層220上澱積金屬層300後的俯視圖；圖3B為圖3A的A-A向橫向剖面圖；圖3C為圖3A中B-B向縱向剖面圖；圖4A為將金屬層300磨除後的隔離層的俯視圖；圖4B為圖4A的A-A向橫向剖面圖；圖4C為圖4A中B-B向縱向剖面圖；圖5為現有技術的採用電壓比較法檢查短路的示意圖；圖6A為在半導體襯底的柵極結構上澱積隔離層中存在空隙的晶片結構的俯視圖；圖6B為圖6A中A-A向的橫向剖面圖；圖7A為本發明的在半導體晶片結構的隔離層上形成互連圖形和測試圖形的俯視圖；圖7B為圖7A中A-A向的橫向剖面圖；
圖7C為圖7A中B-B向的縱向剖面圖；圖8A為本發明的半導體晶片在具有互連圖形的隔離層220上澱積金屬層300後的俯視圖；圖8B為圖8A的A-A向橫向剖面圖；圖8C為圖8A中B-B向縱向剖面圖；圖9A為本發明的半導體晶片結構利用CMP工藝將金屬層300磨除後的隔離層的俯視圖；圖9B為圖9A的A-A向橫向剖面圖；圖9C為圖9A中B-B向縱向剖面圖；圖10A為本發明的半導體晶片結構的俯視圖；圖10B為圖10A中A-A向的橫向剖面圖；圖11為利用電子束掃描定位本發明半導體晶片隔離層中空隙的示意圖。
具體實施例方式
下面結合附圖對本發明的具體實施方式
做詳細說明。
圖10A和圖10B為本發明的半導體晶片結構示意圖。圖10A為本發明的半導體晶片結構的俯視圖，圖10B為圖10A中A-A向的橫向剖面圖，如圖10A和圖10B所示，本發明的半導體晶片包括半導體襯底100和在襯底100表面形成的複數個柵極110和溝槽120；覆蓋襯底表面溝槽120的隔離層200；以及在隔離層200上與溝槽120對應的位置形成的互連圖形；和在隔離層200上與溝槽120對應的位置形成的、與互連圖形平行間隔排列的測試圖形。互連圖形包括由眾多金屬化孔230、230′和230″組成的第一孔陣列和分別橫向貫通眾多金屬化孔230、230′和230″的金屬化引線220、220′和220″。測試圖形是由眾多的、彼此獨立的金屬化孔240、240′構成的第二孔陣列組成。互連圖形和測試圖形的孔230、230′和230″以及240、240′在隔離層200表面被刻蝕出並向下貫通溝槽120直達襯底100表面，並且互連圖形的孔和測試圖形的孔彼此平行且一一對應地排列。互連圖形包含在晶片微電路的多層互連結構中，測試圖形為電子束轟擊測試區域。
下面描述本發明的半導體晶片結構的製造方法，並假設在本發明的半導體晶片的隔離層中存在導致短路的空隙。
在MOS電路中，襯底上通常具有多晶矽柵極和在柵極之間用於形成隔離層的溝槽。利用化學氣相澱積CVD或等離子增強化學氣相澱積PECVD工藝在矽襯底表面澱積絕緣層作為柵極和MOS電晶體第一金屬層之間的隔離層。對於亞微米半導體器件來說，溝槽變得更窄而且縱橫比更高，在本發明的實施例中採用硼磷矽酸鹽玻璃(BPSG)作為隔離層填充材料。在襯底上澱積硼磷矽酸鹽玻璃以便形成隔離層的工藝過程中，需要精確控制溫度、壓力、澱積功率等參數以及反應氣體的流量，如果工藝條件控制不當，則會在硼磷矽酸鹽玻璃回流時不能完全填充溝槽，從而在溝槽內形成空隙。
本發明的目的在於提供一種改進的半導體晶片的互連結構，所述互連結構能夠提前發現溝槽內隔離層中出現的空隙。圖6A和圖6B為在半導體襯底的柵極結構上澱積隔離層中存在空隙的示意圖。圖6A為在半導體襯底的柵極結構上澱積隔離層中存在空隙的晶片結構的俯視圖。圖6B為圖6A中A-A向的橫向剖面圖。如圖6A和圖6B所示，在矽襯底100表面形成有柵極結構110和溝槽120，利用利用化學氣相澱積CVD或等離子增強化學氣相澱積PECVD工藝在矽襯底100表面的溝槽120中澱積BPSG隔離層200，從而覆蓋矽襯底100表面的柵極結構110和溝槽120。溝槽120具有較高的縱橫比，如果在澱積和回流的過程中工藝條件控制不當，在溝槽120中填充的隔離層200中就會形成空隙210。
在接下來的工藝步驟中，在隔離層200上形成互連圖形和測試圖形。圖7A-圖7C為本發明的在半導體晶片結構的隔離層上形成互連圖形和測試圖形的示意圖。圖7A為本發明的在半導體晶片結構的隔離層上形成互連圖形和測試圖形的俯視圖。圖7B為圖7A中A-A向的橫向剖面圖。圖7C為圖7A中B-B向的縱向剖面圖。如圖7A、圖7B和圖7C所示，在晶片隔離層200上與溝槽120對應的位置形成的互連圖形包括彼此間隔的眾多的孔230、230′和230″以及橫向貫穿孔230、230′和230″的凹槽220、220′和220″。在隔離層200上與溝槽120對應的位置形成測試圖形，測試圖形包括彼此間隔的眾多的孔240、240′，且測試圖形與互連圖形平行交替排列，如圖7A所示。互連圖形和測試圖形的孔230、230′和230″以及240、240′在隔離層200表面被刻蝕出並向下貫通溝槽120直達襯底100表面，並且互連圖形的孔230和測試圖形的孔240彼此平行且一一對應地排列。在溝槽120中已經形成空隙210，且空隙210位於互連圖形的凹槽220′和220″的兩個孔230′和230″以及測試圖形的孔240′之間，橫向貫通了孔230′、230″和240′，如圖7C所示。
接著，在具有互連圖形的隔離層200上澱積金屬層300。圖8A至圖8C為本發明的半導體晶片在具有互連圖形和測試圖形的隔離層200上澱積金屬層300後的結構示意圖。圖8A為本發明的半導體晶片在具有互連圖形的隔離層220上澱積金屬層300後的俯視圖，圖8B為圖8A的A-A向橫向剖面圖，圖8C為圖8A中B-B向縱向剖面圖。如圖8A、圖8B和圖8C所示，在具有互連圖形和測試圖形的隔離層200上澱積金屬層300之後，在互連圖形的孔230、230′、230″和測試圖形的孔240、240′中澱積金屬層300從而形成金屬化孔，互連圖形的凹槽220、220′和220″中澱積了金屬層300形成互連引線。而且，金屬孔230′、240′和230″之間的空隙210中也澱積進了金屬。因此，由圖8C可以看出，金屬孔230′、240′和230″之間由於空隙210的存在而形成了短路。
在接下來的工藝步驟中，利用CMP工藝將金屬層300磨除直至露出互連圖形和測試圖形，而且互連圖形和測試圖形以及測試圖形各孔之間完全隔離。圖9A至圖9C為本發明的半導體晶片結構利用CMP工藝將金屬層300磨除後的示意圖。圖9A為本發明的半導體晶片結構利用CMP工藝將金屬層300磨除後的隔離層的俯視圖；圖9B為圖9A的A-A向橫向剖面圖，圖9C為圖9A中B-B向縱向剖面圖。如圖9A、圖9B和圖9C所示，利用CMP工藝，將金屬層300磨除，直至露出澱積金屬層的互連圖形和測試圖形，而且互連圖形和測試圖形以及測試圖形各孔之間完全隔離。此時的互連圖形包括分別橫向貫通金屬化孔230、230′和230″的金屬化互連引線220、220′和220″。此時的測試圖形是由眾多的、彼此獨立的金屬化孔240組成的孔陣列。此時如果沒有空隙存在則繼續進行接下來的工藝步驟。在溝槽120中已經形成空隙210的情況下，由圖10A和圖10C可以看出，空隙210中澱積了金屬之後，橫向連通了金屬化後的孔230′、240′和230″，從而造成金屬化引線220′和220″之間短路。
圖11為利用電子束掃描本發明的半導體晶片定位隔離層中的空隙的示意圖。如圖11所示，本發明的晶片結構在隔離層上布置了互連圖形和測試圖形。互連圖形包括金屬化引線和眾多的金屬化孔，且金屬化引線橫向貫穿眾多的金屬化孔。測試圖形是由眾多的金屬化孔組成的孔陣列。互連圖形的金屬化孔和測試圖形的金屬化孔在隔離層200表面與溝槽120對應的位置被刻蝕出並向下貫通溝槽直達襯底表面。測試圖形的金屬化孔彼此間隔，並且與互連圖形的孔彼此平行且一一對應地排列。在隔離層200的溝槽中存在空隙210，其位於金屬化孔411、412和413之間，由於空隙210中已經在澱積金屬時形成了一個金屬空間，從而造成金屬化引線410和金屬化引線420短路。
用電子束掃描互連圖形和測試圖形，如果在互連圖形孔和測試圖形的孔的下方存在空隙，也就是有短路的情況發生，那麼當電子轟擊到具有空隙的金屬化引線410和420以及中間測試圖形的金屬化孔時，轟擊到金屬化孔412上的電子會沿著金屬化引線410和420散開，而轟擊到其下方沒有空隙的測試圖形的金屬化孔上的電子會聚集在金屬化孔上，在色譜儀上觀察金屬化孔412和周圍的金屬化孔的顏色是不同的。因此，用電子束掃描互連圖形和測試圖形，通過觀察金屬化孔的顏色變化就能夠定位空隙。
建立在本發明的晶片結構基礎之上的這種電子束掃描定位空隙的方法，在工藝過程的早期，也就是磨去了第一層金屬互連層之後就可以進行隔離層中空隙的檢查，不僅提高了測試效率，而且能夠及時發現空隙造成短路的情況，從而及時剔除故障晶片，不必等到形成多層互連結構之後再對晶片進行空隙檢測。因此本發明為解決問題爭取了時間，減少了次品率，降低了製造成本。
雖然本發明己以較佳實施例披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
權利要求
1.一種半導體晶片，包括半導體襯底；在襯底表面形成的複數個溝槽；覆蓋襯底表面溝槽的隔離層；以及在所述隔離層上與溝槽對應的位置形成的第一孔陣列和第二孔陣列。
2.如權利要求1所述的半導體晶片，其特徵在於所述第一孔矩陣與第二孔陣列彼此平行間隔排列。
3.如權利要求2所述的半導體晶片，其特徵在於所述第一孔陣列和第二孔陣列的孔在隔離層上被刻蝕出並向下貫通溝槽直達襯底表面。
4.如權利要求3所述的半導體晶片，其特徵在於所述第一孔陣列和第二孔陣列的孔彼此平行且一一對應地排列。
5.如權利要求4所述的半導體晶片，其特徵在於所述第一孔陣列具有橫貫孔的凹槽。
6.如權利要求4或5所述的半導體晶片，其特徵在於在所述第一孔陣列的凹槽和孔中以及第二孔陣列的孔中填充有金屬材料。
7.如權利要求6所述的半導體晶片，其特徵在於所述第一孔陣列包含在晶片微電路的多層互連結構中。
8.如權利要求6所述的半導體晶片，其特徵在於所述第二孔陣列為電子束轟擊測試區域。
9.一種半導體晶片的生產方法，包括提供一半導體襯底；在襯底上形成複數個溝槽；利用化學氣相澱積(CVD)工藝在襯底表面澱積隔離層以便填充和覆蓋溝槽；在隔離層上與溝槽對應的位置刻蝕第一孔陣列和第二孔陣列；在第一孔陣列上刻蝕出橫貫孔的凹槽；在隔離層表面澱積金屬層；利用化學機械研磨(CMP)工藝去除所述金屬層直至第一空陣列和第二孔陣列以及第二孔陣列各孔之間完全隔離。
10.如權利要求9所述的半導體晶片的生產方法，其特徵在於所述第一孔陣列和第二孔陣列的孔在隔離層上被刻蝕出並向下貫通溝槽直達襯底表面。
11.如權利要求10所述的半導體晶片的生產方法，其特徵在於所述第一孔矩陣與第二孔陣列彼此平行間隔排列。
12.如權利要求10或11所述的半導體晶片的生產方法，其特徵在於所述第一孔陣列和第二孔陣列的孔彼此平行且一一對應地排列。
13.如權利要求9所述的半導體晶片的生產方法，其特徵在於所述第一孔陣列包含在晶片微電路的多層互連結構中。
14.如權利要求9所述的半導體晶片的生產方法，其特徵在於所述第二孔陣列為電子束轟擊測試區域。
15.一種半導體晶片的生產方法，包括提供一半導體襯底；在襯底上形成複數個溝槽；利用化學氣相澱積(CVD)工藝在襯底表面澱積隔離層以便填充和覆蓋溝槽；在隔離層上與溝槽對應的位置刻蝕第一孔陣列和第二孔陣列；在第一孔陣列上刻蝕出橫貫孔的凹槽；在隔離層表面澱積金屬層；利用化學機械研磨(CMP)工藝去除所述金屬層直至第一空陣列和第二孔陣列以及第二孔陣列各孔之間完全隔離；利用電子束掃描轟擊第一孔陣列和第二孔陣列；如果發現被轟擊的第二孔陣列某處孔的顏色與其它孔的顏色不同，則說明所述某處孔的下方存在空隙；否則繼續進行接下來的工藝步驟。
16.如權利要求15所述的半導體晶片的生產方法，其特徵在於所述第一孔陣列和第二孔陣列的孔在隔離層上被刻蝕出並向下貫通溝槽直達襯底表面。
17.如權利要求15所述的半導體晶片的生產方法，其特徵在於所述第一孔矩陣與第二孔陣列彼此平行間隔排列。
18.如權利要求16或17所述的半導體晶片的生產方法，其特徵在於所述第一孔陣列和第二孔陣列的孔彼此平行且一一對應地排列。
19.如權利要求17所述的半導體晶片的生產方法，其特徵在於所述第一孔陣列包含在晶片微電路的多層互連結構中。
20.如權利要求17所述的半導體晶片的生產方法，其特徵在於所述第二孔陣列為電子束轟擊測試區域。
21.一種半導體晶片，包括半導體襯底；在襯底表面形成的複數個溝槽；覆蓋襯底表面溝槽的隔離層；以及在所述隔離層上與溝槽對應的位置形成的互連圖形；和在所述隔離層上與溝槽對應的位置形成的、與互連圖形平行間隔排列的測試圖形。
22.如權利要求21所述的半導體晶片，其特徵在於所述互連圖形包括彼此間隔的孔和橫貫所述孔的凹槽。
23.如權利要求21所述的半導體晶片，其特徵在於所述測試圖形包括彼此間隔的孔。
24.如權利要求22或23所述的半導體晶片，其特徵在於所述互連圖形和測試圖形的孔在隔離層表面被刻蝕出並向下貫通溝槽直達襯底表面。
25.如權利要求24所述的半導體晶片，其特徵在於所述互連圖形和測試圖形的孔彼此平行且一一對應地排列。
26.如權利要求24所述的半導體晶片，其特徵在於在所述互連圖形的凹槽和孔中以及測試圖形的孔中填充有金屬材料。
27.如權利要求26所述的半導體晶片，其特徵在於所述互連圖形包含在晶片微電路的多層互連結構中。
28.如權利要求26所述的半導體晶片，其特徵在於所述測試圖形為電子束轟擊測試區域。
全文摘要
本發明公開了一種半導體晶片，包括半導體襯底；在襯底表面形成的複數個溝槽；覆蓋襯底表面溝槽的隔離層；以及在所述隔離層上與溝槽對應的位置形成的第一孔陣列和第二孔陣列。本發明還相應公開了一種半導體晶片的生產方法，包括提供一半導體襯底；在襯底上形成複數個溝槽；利用化學氣相澱積(CVD)工藝在襯底表面澱積隔離層以便填充和覆蓋溝槽；在隔離層上與溝槽對應的位置刻蝕第一孔陣列和第二孔陣列；在第一孔陣列上刻蝕出橫貫孔的凹槽；在隔離層表面澱積金屬層；利用化學機械研磨(CMP)工藝去除所述金屬層直至露出第一和第二孔陣列。本發明能夠利用電子束掃描及時發現溝槽內的空隙，從而及早發現失效，降低次品率和製造成本。
文檔編號H01L21/768GK1992254SQ20051011197
公開日2007年7月4日 申請日期2005年12月26日 優先權日2005年12月26日
發明者宋增超 申請人:中芯國際集成電路製造(上海)有限公司