無場氧化絕緣架構快閃記憶體單元及其製造方法
2023-05-25 07:29:56
專利名稱：無場氧化絕緣架構快閃記憶體單元及其製造方法
技術領域：
本發明涉及一種非易失性存儲器單元及其製造方法，特別是一種無場氧化絕緣架構快閃記憶體單元及其製造方法。
背景技術：
電氣抹除式可編程只讀存儲器(EEPROM)為現今信息電子產品所廣泛採用的存儲元件，原本有存取速度較慢的缺點，然隨製備技術的進步，近年已開發出存取速度較快的EEPROM，一般稱之為快閃記憶體(flash memory)。基本上，典型的快閃記憶體是以浮置柵極(floating gate)電晶體結構所構成，當進行程序化步驟而寫入數據時，施加一高電壓於控制柵極(controlling gate)，使得熱電子穿過隧穿氧化層而注入浮置柵極，提高其臨界電壓；當抹除數據時，則施加一高電壓於源極區，使得前述注入到浮置柵極的電子可藉由所謂的Fowler-Nordheim隧穿效應，穿過隧穿氧化層而流入源極區，使其回復原有的臨界電壓。
請參照圖1A，顯示一公知快閃記憶體單元的側視結構，於一基底10表面形成有場氧化層(field oxide layer；FOX)30以定義出存儲單元所在的主動區，而一隧穿氧化層20(tunneling oxide layer)則位於主動區內的基底10表面。浮置柵極40(floating gate)、柵極間介電層(inter-gate dielectric)50以及控制柵極(control gate)60則依序堆棧於隧穿氧化層20以及其鄰近的場氧化層30上。而於圖1B中，則顯示此公知快閃記憶體單元於另一個方向上的結構，其還包括位於控制柵極60兩側的一源極區70和一漏極區80，以構成一完整的存儲單元。上述場氧化層30除了定義出存儲單元所在的主動區外，還可作為存儲單元間的一電性隔離結構。此外，上述場氧化層30亦可採用形成於基底內的一淺溝槽隔離物(shallow trench isolation；STI)，以進而縮小存儲單元的面積。
然而，在形成如上述場氧化層的一場氧化層或位於基底內的一淺溝槽隔離物等電性隔離結構的過程中，皆需要額外一道光罩以定義出其所在區域，且受限於快閃記憶體尺寸縮小的趨勢，上述隔離結構仍無可避免地影響到快閃記憶體縮減效果。故除了縮小快閃記憶體尺寸外，搭配一可具有較小尺寸且具有良好電性絕緣效果的絕緣結構製造方法，將可使得快閃記憶體單元尺寸進一步地縮減，以提高單位面積的組件集成度。
發明內容
本發明的主要目的在於克服上述現有技術的缺點而提供一種可具有較小尺寸且具有良好電性絕緣效果的無場氧化絕緣架構快閃記憶體單元及其製造方法，以提升整體存儲單元的集成度。
本發明的目的可通過如下措施來實現一種無場氧化絕緣架構快閃記憶體單元的製造方法，依次包括提供一半導體基底；依序在該半導體基底上形成一第一介電層、一第一導電層及一罩幕層；於該罩幕層內形成多個沿第一方向延伸的第一組件圖案；去除未被上述第一組件圖案遮蔽的該第一介電層及第一導電層直至露出該半導體基底，形成多個經圖案化的第一介電層及第一導電層所構成的第一組件；施行一第一離子植入程序，在上述第一組件間的半導體基底內分別形成多個第一摻雜區，以隔離上述各第一組件；在上述第一組件間形成一第二介電層；去除上述第一組件上的罩幕層，以露出上述第一導電層；形成多個沿第一方向延伸的第二導電層，分別覆蓋於上述各第一導電層及部份上述第二介電層上；依序形成一第三介電層及一第三導電層，毯覆地覆蓋於上述各第二介電層及第二導電層，並定義該第三介電層及該第三導電層以形成多個沿第二方向延伸的字符線，並同時去除未被上述字符線覆蓋的部分上述第一組件，構成多個被上述第一摻雜區隔離的存儲單元；以及施行一第二離子植入程序，在上述存儲單元的兩側形成多個源極/漏極區。
該半導體基底為一p型矽基底。
該第一方向正交於該第二方向。
在該半導體基底上形成該第一介電層之前，還包括對該半導體基底表面進行一臨界電壓離子植入程序。
該存儲單元內的該第一導電層與該第二導電層還構成一浮置柵極。
位於該存儲單元內部分該字符線內的該第三導電層為一控制柵極。
該第一導電層材質為經n型摻雜的多晶矽。
該第二導電層材質為經n型摻雜的多晶矽。
該第三導電層材質為經n型摻雜的多晶矽。
該罩幕層材質為氮化矽。
上述第一摻雜區為p型摻雜區，且具有介於1×1013～5×1015原子/每平方公分的摻雜濃度。
在施行該第一離子植入程序前，還包括下列步驟施行一輕度離子植入程序，在上述第一組件間的半導體基底內形成多個輕度摻雜區；以及在該等半導體基底表面形成一氧化層。
上述輕度摻雜區為p型摻雜區，且具有介於1×1013～1×1015原子/每平方公分的摻雜濃度。
該第三介電層為一氧化矽-氮化矽-氧化矽層。
該第二離子植入程序包括下列步驟施行一輕度離子植入程序，在上述存儲單元間的半導體基底內形成多個輕度摻雜區；以及形成多個間隔物，分別位於上述存儲單元的兩側；以及施行一高劑量的離子植入程序，在上述各存儲單元兩側形成多個源極/漏極區。
上述輕度摻雜區為n型摻雜區，且具有介於1×1013～1×1015原子/每平方公分的摻雜濃度。
上述間隔物材質為二氧化矽或氮化矽。
上述存儲單元由被上述字符線覆蓋的部分上述第一組件、上述第二導電層與部分上述字符線構成。
本發明的目的還可通過如下措施來實現
一種無場氧化絕緣架構快閃記憶體單元，包括一半導體基底；多個存儲單元，設置於該半導體基底上；以及多個電性隔離區域，分別設置於上述存儲單元間的半導體基底內，以電性隔離上述存儲單元。
上述電性隔離區域包括一p型摻雜區，具有介於1×1013～5×1015原子/每平方公分的摻雜濃度。
在半導體基底上還設置有一隔離層，分別位於上述存儲單元間。
該存儲單元由一隧穿氧化層、一浮置柵極、一柵間介電層以及一控制柵極依序堆棧而成。
該隔離層材質為二氧化矽。
該浮置柵極部分覆蓋於鄰近的該隔離層。
本發明相比現有技術具有如下優點(1)採用本發明的無場氧化絕緣架構快閃記憶體單元製造方法得到的存儲單元內無公知的場氧化層或淺溝槽隔離物等隔離結構，可避免上述隔離結構對於整體組件尺寸縮減效果的影響，可形成較高組件集成度的快閃記憶體單元。
(2)由本發明的無場氧化絕緣架構快閃記憶體單元的製造方法所形成的快閃記憶體單元，由於採用多個分別設置於隔離快閃記憶體單元間的p型摻雜區作為電性隔離結構之用，其具有介於1×1013～5×1015原子/每平方公分的摻雜濃度，可視實際製備所需而調整此摻雜區域的大小與深度，較公知的場氧化層或淺溝槽隔離物還具有提升整組件集成度的功效。此外，上述p型摻雜區可在定義出組件後，藉由一離子植入程序而自然形成，具有減少一道光罩製備的功效。
(3)在本發明的無場氧化絕緣架構快閃記憶體單元中，其浮置柵極還部分覆蓋於鄰近的隔離層上部分，以增大此浮置柵極與共構於字符線內一控制柵極的交疊面積，具有提高此快閃記憶體內的控制柵極與浮置柵極間偶合率(couplingratio)的功效。
(4)此外，在本發明的無場氧化絕緣架構快閃記憶體單元中，快閃記憶體單元間無公知的場氧化層或淺溝槽隔離物等隔離結構，其隧穿氧化層不受公知隔離結構中常見的邊角效應影響，可具有較佳的可靠度。
為讓本發明的上述目的、特徵及優點能更明顯易懂，以一較佳實施例並配合附圖作詳細說明如下
圖1A～圖1B分別為公知快閃記憶體單元結構的側視圖；圖2A～圖2M分別為本發明的無場氧化絕緣架構快閃記憶體單元在製備流程過程中的側視圖；及圖3A～圖3F分別為圖2B、2C、2F、2G-2H、2I-2L及2M的相對應俯視結構。
具體實施例方式
圖2A至圖2M顯示依據本發明的無場氧化絕緣架構快閃記憶體單元的製備流程，而圖3A至圖3F則顯示其相對應的俯視情形。
請參照圖2A，首先提供例如為一p型半導體矽基底的基底100，然後進行一臨界電壓離子植入程序(Vt implant)102，藉以調整基底100表面上組件區域內的臨界電壓。
請參照圖2B，接著依序形成第一介電層104、第一導電層106以及罩幕層於基底100上，並通過公知的微影/蝕刻程序以定義罩幕層，於罩幕層內的形成多個沿第一方向延伸且互為平行的第一組件圖案108a，此時的俯視情形請參照圖3A。在此，第一介電層104、第一導電層106以及罩幕層的材質較佳地分別為二氧化矽、經n型摻雜的多晶矽(n-doped polysilicon)以及氮化矽材料。其形成方法較佳地分別為熱氧化法、化學氣相沉積法以及化學氣相沉積法。而上述膜層的厚度則較佳地分別介於70～100埃、500～2000埃以及500～2000埃。
請參照圖2C，接著以這些第一組件圖案108a作為蝕刻罩幕，進一步蝕刻去除未被這些第一組件圖案108a所遮蔽的第一介電層104a及第一導電層106a直至露出部分的基底100，以在基底100上構成多個分別由圖案化的第一介電層104a以及第一導電層106a所構成的第一組件110。接著還進行一第一離子植入程序112，以在這些第一組件110間的基底100內形成沿第一方向延伸的多個第一摻雜區114，此時的俯視情形請參照圖3B。
值得注意，在此的第一離子植入程序112是在植入能量介於10～70KeV的條件下，採用如含硼或含銦(In)離子的p型摻質，以於基底100內形成這些具有1×1013～5×1015原子/每平方公分p型摻質濃度的第一摻雜區114。這些第一摻雜區114具有替代公知的場氧化層或淺溝槽隔離物的隔離功效，可作為這些第一組件110間的電性隔離區域，並可視實際製備所需藉由調整組件間距、離子植入能量與離子植入劑量，以得到合適的第一摻雜區114，可較公知的場氧化層或淺溝槽隔離物等隔離結構具有較高的組件集成度。而這些第一摻雜區114繫於上述第一組件110定義後，再藉由一第一離子植入程序112而自然形成，可較公知的場氧化層或淺溝槽隔離物等製備中減少一道光罩程序。
此外，上述的第一摻雜區114較佳地可經由一兩步驟的離子植入程序所形成。請參照圖2D～圖2E，首先施行一低劑量離子植入112a，在植入能量介於15～70Kev的條件下，植入濃度介於1×1013～1×1015原子/每平方公分的含硼或含銦(In)離子的p型摻質，以於基底100內形成這些具有p型摻質的摻雜區114a。接著還形成一氧化層113覆蓋於這些第一組件110及其間的基底100上，此氧化層113的厚度介於50～300埃，其形成方法可為化學氣相沉積法或熱氧化法。然後，還施行一高劑量離子植入112b，在植入能量介於15～70KeV的條件下，植入濃度介於1×1014～5×1015原子/每平方公分的含硼或含銦(In)離子的p型摻質，以在基底100內形成這些具有1×1013～5×1015原子/每平方公分的p型摻質的第一摻雜區114，以作為這些第一組件110的電性隔離區域。
請參照圖2F，接著沉積一毯覆性的第二介電層116材料填入於這些第一組件110間並覆蓋於這些第一組件圖案108a上，並經由一如CMP製備的平坦化程序(未顯示)去除高於第一組件圖案108a上的第二介電層材料而留下位於這些第一組件圖案108a及第一組件110間的第二介電層116。接著還採用一適當的蝕刻程序，例如為一溼蝕刻程序去除這些位於第一組件110上的第一組件圖案108a並露出這些第一組件110內的第一導電層106a，此時的俯視情形請參照圖3C。上述第二介電層116的材質例如為二氧化矽，其形成方法例如為化學氣相沉積法(CVD)，較佳地為高密度電漿加強型化學氣相沉積法(HDP CVD)。
請同時參照圖2G及圖2H，接著還沉積一毯覆性的第二導電層118材料覆蓋於這些第一導電層106a以及第二介電層116上，並通過一微影/蝕刻過程定義此第二導電層118材料，以形成多個沿先前第一方向延伸且互為平行的第二導電層118，以接觸其下方的第一導電層106a並部份覆蓋於兩側的第二介電層116。上述第二導電層118的材質較佳為經n型摻雜的多晶矽。
接著，依序沉積一第三介電層120材料以及一第三導電層122材料毯覆地覆蓋於這些第二介電層116以及第二導電層118上，並通過一微影/蝕刻程序以定義此第三介電層120材料以及第三導電層122材料，以形成多個沿第二方向延伸且互為平行的第三介電層120以及第三導電層122以作為控制這些第一組件110的字符線WL之用。在此，字符線WL所延伸的第二方向大體正交於先前第一組件110所排列的第一方向。上述第三介電層120及第三導電層122的材質較佳地分別為氧化矽-氮化矽-氧化矽層(ONO layer)以及經n型摻雜的多晶矽(n-doped polysilicon)，其形成方法較佳地分別為化學氣相沉積法及化學氣相沉積法，而其膜厚則較佳地分別介於100～170埃以及500～2500埃。
此外，於上述字符線WL的形成過程中，還可利用這些沿第二方向延伸延伸的字符線WL，即由第三介電層120與第三導電層122所構成的堆棧結構為蝕刻罩幕，通過材料間的選擇比，在此例如為多晶矽與二氧化矽，同時地蝕刻去除未被這些字符線WL遮蔽的區域內的多晶矽材料，如暴露出的第二導電層118及第一導電層106a等膜層，以露出其內的基底100，最後留下被這些字符線所覆蓋部分的第一組件110，並與覆蓋於其上的字符線WL內的第三介電層120與第三導電層122結合而形成多個快閃記憶體單元10。
製備過程至此，如圖2G內所示，上述存儲單元10即為本發明的一種無場氧化絕緣架構的快閃記憶體單元，其結構包括一基底100；多個存儲單元10，設置於基底100上；以及多個電性隔離區域，在此顯示為第一摻雜區114，分別設置於上述存儲單元間的半導體基底內，以電性隔離這些存儲單元。此外，基底100上還設置有一隔離層，在此顯示為第二介電層116，分別位於這些存儲單元10間以作為其電性隔離結構。
而上述存儲單元10分別由依序堆棧於基底100上的第一介電層104a、第一導電層106a、第二導電層118、第三介電層120以及第三導電層122所構成。於這些膜層中，第一介電層104a作為隧穿氧化層(tunnel oxide layer)之用，而第二導電層118與第一導電層106a則共構而成一浮置柵極(floatinggate)，而第三介電層120則作為柵間介電層(inter-gate dielectric)，而第三導電層122則作為控制柵極(control gate)之用。
此外，值得注意地，於這些存儲單元10間的基底100內並無公知的場氧化層或淺溝槽隔離物等隔離結構，是採用位於基底100內一經p型摻雜的第一摻雜區114以作為其間的電性隔離結構。除此之外，設置於這些快閃記憶體單元10上的例如為二氧化矽材質的第二介電層116亦可視為提供這些存儲單元10間的電性隔離的一隔離層(insulating layer)。
接著，施行一第二離子植入程序124，以在前述存儲單元10兩側所露出的部分基底100內形成多個源極/漏極區126，此時的俯視情形請參照圖3D。側視2G系顯示圖3D內A～A切線內的剖面情形，而側視2H則顯示圖3D內B～B切線內的剖面情形。
在此，上述的第二離子植入程序124是在植入能量介於15～70KeV的條件下，採用如含磷或含砷離子的n型摻質，植入這些存儲單元10兩側所露出的基底100內，以形成這些具有1×1014～5×1015原子/每平方公分的n型摻質濃度的源極/漏極區126作為這些存儲單元10的源極或漏極。
請參照圖2I及圖2J，接著還沉積一層間介電層128材料，填入於這些存儲單元10及兩側的基底100上並經過如CMP程序的一適當平坦化程序，以形成材質例如為硼磷矽玻璃(BPSG)的一層間介電層(ILD)128於這些存儲單元10及其兩側的基底100上以作為組件隔離之用，並使晶圓表面較為平坦而完成依據本發明的無場氧化絕緣架構快閃記憶體的製備流程。此時的俯視情形請參照圖3E，側視2I是顯示圖3E內A』～A』切線內的剖面情形，而側視2J則顯示圖3E內B』～B』切線內的剖面情形。而側視2K及圖2L則分別顯示對應於圖3E內C』～C』及D』～D』切線內的剖面情形。
請參照圖2M，如圖2G及圖2H中的第二離子植入程序124可為兩步驟的離子植入程序，首先施行一輕度離子植入(未顯示)，在植入能量介於15～70KeV的條件下，植入如含磷或含砷離子的n型摻質，於這些存儲單元10兩側的基底100內形成這些具有1×1013～5×1015原子/每平方公分的n型摻質濃度的輕度摻雜區126』以減低接合漏電流(junction leakage)。接著還形成多個間隔物130於這些存儲單元10兩側，此間隔物130的材質為二氧化矽或氮化矽。然後，還施行一較高劑量的離子植入程序(未顯示)，在植入能量介於15～70KeV的條件下，植入如含磷或含砷離子的n型摻質，在這些存儲單元10兩側的基底100內形成這些具有1×1014～5×1015原子/每平方公分的n型摻質濃度的源極/漏極區126，接著還重複如圖2I及圖2J所示的流程而完成依據本發明的無場氧化絕緣架構快閃記憶體單元的製備流程。此時的俯視情形則請參照圖3F，在此圖2M則顯示對應於第3F圖內D～D切線內的剖面情形。
本發明的無場氧化絕緣架構快閃記憶體單元的製備流程具有以下特點；1.使用本發明製造方法所形成的多個沿第一方向延伸第一摻雜區114，如第3B圖所示，是作為隔離快閃記憶體單元的電性隔離結構之用。可根據實際製備所需而調整此摻雜區域的大小與深度，較公知的場氧化層或淺溝槽隔離物還具有提升整組件集成度的功效。且第一摻雜區114是在定義出第一組件110後，進而藉由一第一離子植入程序112而自然形成，可比公知的場氧化層或淺溝槽隔離物等製備中減少一道光罩製備。
2.於本發明中，形成於第一導電層116a上且部份覆蓋於兩側的第二介電層116上的第二導電層118可與其下的第一導電層116結合以構成此快閃記憶體單元的一浮置柵極(floating gate)，並藉由還部分覆蓋於第二介電層116上以增大此浮置柵極與共構於字符線內一控制柵極，即為第三導電層122的交疊面積，具有提高此快閃記憶體內的控制柵極與浮置柵極間偶合率(coupling ratio)的功效。
3.於本發明中，快閃記憶體單元間無公知的場氧化層或淺溝槽隔離物等隔離結構，快閃記憶體單元的隧穿氧化層，即第一介電層114a不受上述公知隔離結構中常見的邊角效應，如邊角凹陷等問題影響，可具有較佳的可靠度表現。
如以上所述，本發明的無場氧化絕緣架構快閃記憶體單元的製備流程適用於製作具有與非型(NAND type)排列的快閃記憶體陣列，以提供一具有較高組件集成度的快閃記憶體產品。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此技藝者，在不脫離本發明的精神和範圍內，當可作各種的更動與潤飾，因此本發明的保護範圍當以後附的權利要求書為準。
權利要求
1.一種無場氧化絕緣架構快閃記憶體單元的製造方法，包括提供一半導體基底；依序在該半導體基底上形成一第一介電層、一第一導電層及一罩幕層；在該罩幕層內形成多個沿第一方向延伸的第一組件圖案；去除未被上述第一組件圖案遮蔽的該第一介電層及第一導電層直至露出該半導體基底，形成多個經圖案化的第一介電層及第一導電層所構成的第一組件；施行一第一離子植入程序，在上述第一組件間的半導體基底內分別形成多個第一摻雜區，以隔離上述各第一組件；在上述第一組件間形成一第二介電層；去除上述第一組件上的罩幕層，以露出上述第一導電層；形成多個沿第一方向延伸的第二導電層，分別覆蓋於上述各第一導電層及部份上述第二介電層上；依序形成一第三介電層及一第三導電層，毯覆地覆蓋於上述各第二介電層及第二導電層，並定義該第三介電層及該第三導電層以形成多個沿第二方向延伸的字符線，並同時去除未被上述字符線覆蓋的部分上述第一組件，構成多個被上述第一摻雜區隔離的存儲單元；以及施行一第二離子植入程序，在上述存儲單元的兩側形成多個源極/漏極區。
2.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該半導體基底為一p型矽基底。
3.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該第一方向正交於該第二方向。
4.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，在該半導體基底上形成該第一介電層之前，還包括對該半導體基底表面進行一臨界電壓離子植入程序。
5.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該存儲單元內的該第一導電層與該第二導電層還構成一浮置柵極。
6.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，位於該存儲單元內部分該字符線內的該第三導電層為一控制柵極。
7.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該第一導電層材質為經n型摻雜的多晶矽。
8.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該第二導電層材質為經n型摻雜的多晶矽。
9.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該第三導電層材質為經n型摻雜的多晶矽。
10.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該罩幕層材質為氮化矽。
11.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，上述第一摻雜區為p型摻雜區，且具有介於1×1013～5×1015原子/每平方公分的摻雜濃度。
12.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，在施行該第一離子植入程序前，還包括下列步驟施行一輕度離子植入程序，在上述第一組件間的半導體基底內形成多個輕度摻雜區；以及在該半導體基底表面形成一氧化層。
13.如權利要求12所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，上述輕度摻雜區為p型摻雜區，且具有介於1×1013～1×1015原子/每平方公分的摻雜濃度。
14.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該第三介電層為一氧化矽-氮化矽-氧化矽層。
15.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，該第二離子植入程序包括下列步驟施行一輕度離子植入程序，在上述存儲單元間的半導體基底內形成多個輕度摻雜區；以及形成多個間隔物，分別位於上述存儲單元的兩側；以及施行一高劑量的離子植入程序，在上述各存儲單元兩側形成多個源極/漏極區。
16.如權利要求15所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，上述輕度區為n型摻雜區，且具有介於1×1013～1×1015原子/每平方公分的摻雜濃度。
17.如權利要求15所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，上述間隔物材質為二氧化矽或氮化矽。
18.如權利要求1所述的無場氧化絕緣架構快閃記憶體單元的製造方法，其特徵在於，上述存儲單元由被上述字符線覆蓋的部分上述第一組件、上述第二導電層與部分上述字符線構成。
19.一種採用權利要求1的方法製造的無場氧化絕緣架構快閃記憶體單元，包括一半導體基底；多個存儲單元，設置於該半導體基底上；以及多個電性隔離區域，分別設置於上述存儲單元間的半導體基底內，以電性隔離上述存儲單元。
20.如權利要求19所述的無場氧化絕緣架構快閃記憶體單元，其特徵在於，上述電性隔離區域包括一p型摻雜區，具有介於1×1013～5×1015原子/每平方公分的摻雜濃度。
21.如權利要求19所述的無場氧化絕緣架構快閃記憶體單元，其特徵在於，在半導體基底上還設置有一隔離層，分別位於上述存儲單元間。
22.如權利要求21所述的無場氧化絕緣架構快閃記憶體單元，其特徵在於，該存儲單元由一隧穿氧化層、一浮置柵極、一柵間介電層以及一控制柵極依序堆棧而成。
23.如權利要求21所述的無場氧化絕緣架構快閃記憶體單元，其特徵在於，該隔離層材質為二氧化矽。
24.如權利要求22所述的無場氧化絕緣架構快閃記憶體單元，其特徵在於，該浮置柵極部分覆蓋於鄰近的該隔離層。
全文摘要
本發明涉及一種無場氧化絕緣架構快閃記憶體單元及其製造方法，其製造方法包括提供一半導體基底並在此半導體基底上形成一第一介電層、一第一導電層及一罩幕層；蝕刻罩幕層以形成多個沿第一方向延伸的第一組件圖案；形成多個被上述第一組件圖案覆蓋的第一組件；施行一第一離子植入程序在第一組件間的半導體基底內分別形成第一摻雜區以隔離上述第一組件；在第一組件間形成一第二介電層；去除第一組件上的罩幕層，露出其內第一導電層；形成多個沿第二方向延伸的字符線，並同時去除未被該字符線所覆蓋的第一組件，構成多個被上述第一摻雜區隔離的存儲單元；以及施行一第二離子植入程序，在上述存儲單元的兩側形成多個源極/漏極區。
文檔編號H01L27/115GK1553499SQ0314080
公開日2004年12月8日 申請日期2003年6月3日 優先權日2003年6月3日
發明者陳銘祥, 呂文彬 申請人:旺宏電子股份有限公司