序列號發生器及其形成方法、集成電路及其形成方法

2023-05-13 20:06:16 2

專利名稱：序列號發生器及其形成方法、集成電路及其形成方法
技術領域：
本發明涉及半導體器件及其形成方法，尤其涉及一種序列號發生器及其形成方 法、含有該序列號發生器的集成電路及其形成方法。
背景技術：
集成電路已經廣為大家使用，其從保密性功能可以分為具有序列號的集成電路 和沒有序列號的集成電路。對於需要保密的集成電路，需要用具有序列號生成功能的集成 電路，使用含有序列號的集成電路的用戶在使用集成電路時，必須輸入對應的序列號，才可 以順利的使用集成電路，進行相應的操作，這樣可以保護用戶的信息，使集成電路的安全性
得以保障。現有技術的序列號發生器包括多個序列號單元，通常，序列號單元包括兩個晶體 管和金屬互連線(也可以稱為「熔絲」)，圖1為現有技術的序列號發生器的部分剖面結構 原理示意圖，該序列號發生器包括第一電晶體10和第二電晶體20，分別可以產生邏輯1或 0，將第一電晶體10和第二電晶體20按一定的布局進行排列形成序列號發生器，從而在集 成電路通電時，可以產生序列號。其中，第一電晶體10的金屬互連線11沒有斷開，在通電 時，產生電流，將此種狀態定義為邏輯1或0 ；第二電晶體20的金屬互連線21用雷射切斷， 形成有斷開22，在通電時，不產生電流，將此種狀態定義為邏輯0或1。現有技術的序列號發生器的第一電晶體10和第二電晶體20為傳統的flash (閃 存)浮柵管，在形成第一電晶體10和第二電晶體20以及金屬互連線後，利用雷射將一些晶 體管的金屬互連線(熔絲)熔斷，由於雷射設備昂貴，另外，在讀取序列號時，需要用到晶片 上電荷泵，因此製造成本高。現有技術的形成含有序列號發生器的集成電路的方法通常是將邏輯工藝和 flash(快閃記憶體)工藝結合。參考圖加 2d為現有技術的形成含有序列號發生器的集成電路 的方法剖面結構示意圖。其中A區為邏輯區，包括具有一定功能的邏輯電路；B區為存儲區， 包括序列號發生器；參考圖加，提供半導體襯底100，在該襯底100內形成隔離結構101，阱 區(圖中未示)，在襯底100的表面依次形成柵氧化層110和第一多晶矽層120 ；參考圖2b， 在第一多晶矽層120的表面沉積氧化矽-氮化矽-氧化矽(ONO)柵介質層130，並去除邏輯 電路區即A區的ONO柵介質層；參考圖2c，在ONO柵介質層130以及A區的第一多晶矽層 120的表面沉積第二多晶矽層140 ；參考圖2d，對邏輯電路區即A區的柵氧化層110、第一多 晶矽層120和第二多晶矽層140、存儲區即B區的柵氧化層110、第一多晶矽層120、ONO柵 介質層130和第二多晶矽層140進行光刻和刻蝕形成邏輯電路區和存儲區的柵極，存儲區 的柵極包括浮柵和控制柵；完成圖2d所示的步驟後，進行後續的形成源區/漏區，側牆、金 屬互連等工藝，進而形成含有序列號發生器的集成電路。在形成集成電路後，利用雷射將存 儲區的一些電晶體的互連線切斷，形成序列號發生器。以上所述現有技術的形成含有序列號發生器的集成電路是將邏輯工藝和flash 工藝結合，工藝複雜；而且在存儲區形成序列號發生器時，需要用到雷射設備，設備昂貴，增加了製造成本。專利號為5774011的美國專利公開了一種「利用標準的場效應器件的反熔絲集成 電路」，該專利也沒有解決以上所述的現有技術的缺點

發明內容
本發明要解決的技術問題是現有技術的含有序列號發生器的集成電路的形成工 藝複雜，成本高的問題。為解決上述問題，本發明提供一種序列號發生器，包括襯底和至少一個序列號單 元，各序列號單元分別包括第一阱區，形成於所述襯底內；第一柵介質層和第一多晶矽柵極，依次形成於所述 第一阱區上；第二柵介質層和第二多晶矽柵極，依次形成於所述襯底上，所述第二柵介質層的 一側覆蓋部分第一阱區；第一摻雜區，形成於所述第一柵介質層和第二柵介質層之間、第一阱區內，所述第 一柵介質層的一側覆蓋部分第一摻雜區；第二摻雜區，形成於所述第二柵介質層另一側的襯底內，所述第二柵介質層的另 一側覆蓋部分第二摻雜區。可選的，所述序列號單元還包括形成於所述第一摻雜區和第二柵介質層之間、第 一阱區內的隔離結構，所述序列號發生器還包括形成於相鄰序列號單元之間的隔離結構。可選的，所述隔離結構為淺溝槽隔離結構或者矽局部氧化物隔離結構。可選的，所述第一柵介質層在高電壓下擊穿，其中，在第一柵介質層厚度為8 12nm時，高電壓範圍為10 15V。可選的，所述襯底為P型襯底，第一阱區為N型阱區，第一摻雜區、第二摻雜區為N 型重摻雜；或者，所述襯底為N型襯底，第一阱區為P型阱區，第一摻雜區、第二摻雜區為P型
重摻雜。可選的，所述N型阱區的摻雜的離子濃度為IXlO15 5X IOlfVcm2 ；所述第一摻雜 區、第二摻雜區的N型重摻雜的離子濃度為5 X IO18 5X 1019/cm2。為解決上述問題，本發明還提供一種序列號發生器的形成方法，包括提供襯底，在所述襯底內形成至少一第一阱區；在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極，在所述襯底上依次 形成第二柵介質層和第二多晶矽柵極，所述第二柵介質層的一側覆蓋部分第一阱區；在所述第一柵介質層和第二柵介質層之間、第一阱區內形成第一摻雜區，所述第 一柵介質層的一側覆蓋部分第一摻雜區；在所述第二柵介質層另一側的襯底內形成第二摻雜區，所述第二柵介質層的另一 側覆蓋部分第二摻雜區。可選的，在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極，在所述襯 底上依次形成第二柵介質層和第二多晶矽柵極，包括在襯底上依次形成介質層和多晶矽層；
光刻、刻蝕所述介質層和多晶矽層，形成第一阱區上的第一柵介質層和第一多晶 矽柵極，以及襯底上的第二柵介質層和第二多晶矽柵極。可選的，還包括在形成第一阱區前，在襯底內形成隔離所述第一摻雜區和第二柵 介質層的隔離結構，以及隔離相鄰序列號單元的隔離結構，所述第一阱區包圍所述隔離第 一摻雜區和第二柵介質層的隔離結構。可選的，所述襯底為P型襯底，第一阱區為N型阱區，第一摻雜區、第二摻雜區為N 型重摻雜；或者，所述襯底為N型襯底，第一阱區為P型阱區，第一摻雜區、第二摻雜區為P 型重摻雜。可選的，所述N型阱區的摻雜的離子濃度為IXlO15 5X IOlfVcm2 ；所述第一摻雜 區、第二摻雜區的N型重摻雜的離子濃度為5 X IO18 5X 1019/cm2。為解決上述問題，本發明的另一方面還提供一種集成電路，包括邏輯電路區和存 儲區，所述邏輯電路區包括至少一個PMOS電晶體和/或NMOS電晶體，所述存儲區包括序 列號發生器，該序列號發生器包括包括襯底和至少一個序列號單元，各序列號單元分別包 括第一阱區，形成於所述襯底內；第一柵介質層和第一多晶矽柵極，依次形成於所述 第一阱區上；第二柵介質層和第二多晶矽柵極，依次形成於所述襯底上，所述第二柵介質層的 一側覆蓋部分第一阱區；第一摻雜區，形成於所述第一柵介質層和第二柵介質層之間、第一阱區內，所述第 一柵介質層的一側覆蓋部分第一摻雜區；第二摻雜區，形成於所述第二柵介質層另一側的襯底內，所述第二柵介質層的另 一側覆蓋部分第二摻雜區。為解決上述問題，本發明的另一方面還提供一種集成電路的形成方法，包括提供襯底；在所述襯底內形成至少一第一阱區、所述PMOS電晶體的阱區和/或所述匪OS晶 體管的阱區；在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極，在所述襯底上依次 形成第二柵介質層和第二多晶矽柵極，所述第二柵介質層的一側覆蓋部分第一阱區，在所 述PMOS電晶體的阱區上依次形成第三柵介質層和第三多晶矽柵極，和/或在所述NMOS晶 體管的阱區上依次形成第四柵介質層和第四多晶矽柵極；在所述第一柵介質層和第二柵介質層之間、第一阱區內形成第一摻雜區，所述第 一柵介質層的一側覆蓋部分第一摻雜區，在所述第二柵介質層另一側的襯底內形成第二摻 雜區，所述第二柵介質層的另一側覆蓋部分第二摻雜區，在所述第三柵介質層兩側的PMOS 電晶體的阱區內形成PMOS電晶體的源區和漏區，在所述第四柵介質層兩側的NMOS電晶體 的阱區內形成NMOS電晶體的源區和漏區。可選的，在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極，在所述襯 底上依次形成第二柵介質層和第二多晶矽柵極，所述第二柵介質層的一側覆蓋部分第一阱 區，在所述PMOS電晶體的阱區上依次形成第三柵介質層和第三多晶矽柵極，和/或在所述 NMOS電晶體的阱區上依次形成第四柵介質層和第四多晶矽柵極包括
在襯底上依次形成介質層和多晶矽層；光刻、刻蝕所述柵介質層和多晶矽層，形成所述第一阱區上的第一柵介質層和第 一多晶矽柵極、所述襯底上的第二柵介質層和第二多晶矽柵極、所述PMOS電晶體的阱區上 的第三柵介質層和第三多晶矽柵極，和/或所述NMOS電晶體的阱區上的第四柵介質層和第 四多晶矽柵極。可選的，還包括在形成第一阱區、PMOS電晶體的阱區和/或NMOS電晶體的阱區 前，在襯底內形成隔離所述第一摻雜區和第二柵介質層的隔離結構、隔離相鄰序列號單元 的隔離結構、以及隔離相鄰PMOS電晶體和/或NMOS電晶體的隔離結構，所述第一阱區包圍 所述隔離第一摻雜區和第二柵介質層的隔離結構。與現有技術相比，上述技術方案具有以下優點改進了序列號發生器的結構，使所述序列號發生器及含有該序列號發生器的集成 電路可以利用現有的CMOS工藝形成，工藝簡單，降低製造成本；而且上述序列號發生器可 以利用器件本身的可編程性產生序列號，不需要用到雷射設備，降低了製造成本。


圖1為現有技術的序列號發生器的部分剖面結構原理示意圖；圖加至圖2d為現有技術的形成含有序列號發生器的集成電路方法的流程的剖面 結構示意圖；圖3為本發明具體實施例的反熔絲序列號發生器的剖面結構示意圖；圖4為本發明具體實施例的含有序列號發生器的CMOS集成電路的剖面結構示意 圖；圖5為本發明具體實施例的形成含有所述序列號發生器的CMOS集成電路方法的 流程示意圖；圖6a至圖6e為本發明具體實施例的形成CMOS集成電路方法的流程的剖面結構 示意圖。
具體實施例方式本發明的序列號發生器，可以通過傳統的CMOS邏輯工藝形成，而且該序列號發 生器可編程，在高電壓下對其編程，實現該序列號發生器的序列號的存儲；另外，本發明的 含有序列號發生器的集成電路可以通過傳統的CMOS邏輯工藝形成，不需要將邏輯工藝和 flash工藝結合。下面結合附圖詳細介紹本發明的具體實施例。為了使本發明的表述更加清楚，本發明中出現的術語，第二柵介質層的一側指第 二柵介質層靠近第一柵介質層的部分，第二柵介質層的另一側指第二柵介質層遠離第一柵 介質層的部分，第一柵介質層的一側指第一柵介質層靠近第二柵介質層的部分。參考圖3為本發明具體實施例的序列號發生器的剖面結構示意圖。本發明具體實 施例的序列號發生器，包括襯底310，至少一個序列號單元(圖中示例性地給出了一個序列 號單元的結構)，各序列號單元分別包括第一阱區312，形成於所述襯底310內；第一柵介質 層321和第一多晶矽柵極331，依次形成於所述第一阱區312上；第二柵介質層322和第二 多晶矽柵極332，依次形成於所述襯底310上，所述第二柵介質層322的一側覆蓋部分第一阱區312 ；第一摻雜區351，形成於所述第一柵介質層321和第二柵介質層322之間、第一阱 區312內，所述第一柵介質層321的一側覆蓋部分第一摻雜區351 ；第二摻雜區352，形成於 所述第二柵介質層322另一側的襯底310內，所述第二柵介質層322的另一側覆蓋部分第 二摻雜區352。每個序列號單元還包括形成於所述第一摻雜區351和第二柵介質層322之間、第 一阱區312內的隔離結構311，所述序列號發生器還包括形成於相鄰序列號單元之間的隔 離結構311。隔離結構311可以為淺溝槽隔離結構或者矽局部氧化物(LOCOS)隔離結構，在 該具體實施例中為淺溝槽隔離結構。從功能上分，該序列號發生器可以包括反熔絲結構301和MOS電晶體302，將序列 號單元按一定布局排列，形成序列號發生器；其中反熔絲結構301包括所述第一阱區312內 的第一摻雜區351，所述第一多晶矽柵極331，所述第一柵介質層321 ；MOS電晶體302包括 所述第二多晶矽柵極332，所述第二柵介質層322，漏區和源區，其中，所述第二摻雜區352 為該MOS電晶體302的漏區，所述第一阱區312為該MOS電晶體302的源區；形成於第一摻 雜區351和第二柵介質層322之間、第一阱區312內的隔離結構311，將反熔絲結構301和 MOS電晶體302分隔。其中，在該具體實施例中，襯底310為P型襯底；第一阱區312為N型阱區，離子摻 雜濃度為ι χ IO15 5 X IOlfVcm2 ；第一摻雜區351和第二摻雜區352為N型重摻雜，摻雜離 子為砷離子或磷離子，離子摻雜濃度為5 X IO18 5X 1019/cm2 ；第一柵介質層321和第二柵 介質層322為氧化物、氮化物或矽氧氮化合物。當然，在其他的實施例中，襯底310可以為 N型襯底；第一阱區312可以為P型阱區；第一摻雜區351和第二摻雜區352可以為P型重 摻雜，摻雜離子可以為硼離子。本發明的MOS電晶體和現有技術的MOS電晶體的結構基本相同，圖中並沒有詳細 顯示MOS電晶體的結構，例如，MOS電晶體還可以有輕摻雜漏結構以及側牆。在反熔絲結構301的第一摻雜區351上施加高電壓，高電壓的範圍為10 15V，對 該反熔絲結構301進行編程，實現對序列號的存儲。其編程原理為在一些反熔絲結構301 的第一摻雜區351上施加高電壓，並將對應的第一多晶矽柵極331接地，在其餘反熔絲結構 301的第一摻雜區351上不施加高電壓，在這種狀態下，施加高電壓的第一摻雜區351和接 地的第一多晶矽柵極331對應的第一柵介質層321在高壓下擊穿，未施加高電壓的第一摻 雜區351其對應的第一柵介質層321沒有被擊穿；依此原理完成對反熔絲結構301的編程， 存儲序列號。需要說明的是，為了使第一柵介質層321在高壓下擊穿，對其施加的高電壓的 範圍和第一柵介質層321的厚度有關，通常在第一柵介質層321的厚度為8 12nm，優選 為IOnm時，高電壓的範圍為10 15V。在讀取反熔絲結構301中存儲的序列號時，在MOS 電晶體302的第二多晶矽柵極332以及漏區即第二摻雜區352上施加偏壓，當對應的反熔 絲結構301的第一柵介質層321處於擊穿狀態時，由於第一阱區312為MOS電晶體302的 源區，第一多晶矽柵極331接地，MOS電晶體302的溝道打開，MOS電晶體302的漏區即第 二摻雜區352、源區即第一阱區312以及第一多晶矽柵極331的接地端之間形成電流，由此 讀出第一柵介質層321的擊穿狀態，將此狀態定義為1或0 ；當對應的反熔絲結構301的第 一柵介質層321處於未被擊穿狀態時，MOS電晶體302的漏區即第二摻雜區352、源區即第 一阱區312以及第一多晶矽柵極331的接地端之間不能形成電流，由此讀出第一柵介質層321的未被擊穿狀態，將此狀態定義為0或1 ；基於以上的方式，可以讀出序列號發生器所生 成的序列號。在該具體實施例中，第一阱區312為輕摻雜，其摻雜濃度和深度選擇為其和襯底 310之間的接觸區的擊穿電壓大於第一柵介質層的擊穿電壓；在該實施例中，第一阱區312 的深度為0. 5 μ m 1 μ m。另外，需要說明的是，在該具體實施例中第一多晶矽柵極331接地，在其他的具體 實施例中，第一多晶矽柵極331也可以接低電壓，只要滿足在第一摻雜區351上施加高電壓 時，第一摻雜區351和第一多晶矽柵極331之間的電壓差滿足可以將第一柵介質層321擊 穿即可。參考圖4為含有以上所述序列號發生器的CMOS集成電路的剖面結構示意圖。該 集成電路300分為邏輯電路區即C區和存儲區即D區；存儲區即D區包括以上所述的序列 號發生器，用來存儲序列號；邏輯電路區即C區包括至少一個PMOS電晶體303和NMOS晶體 管304 (圖中示例性地給出了一個PMOS電晶體和一個NMOS電晶體)。參考圖5所示為形成含有以上所述序列號發生器的CMOS集成電路方法的流程示 意圖。該集成電路包括邏輯電路區和存儲區，所述序列號發生器形成於存儲區，用於生成和 儲存序列號。形成CMOS集成電路的方法主要包括步驟Si，提供襯底；步驟S2，在所述襯底 內形成至少一第一阱區、所述PMOS電晶體的阱區和/或所述NMOS電晶體的阱區；步驟S3， 在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極，在所述襯底上依次形成第二 柵介質層和第二多晶矽柵極，所述第二柵介質層的一側覆蓋部分第一阱區，在所述PMOS晶 體管的第一阱區上依次形成第三柵介質層和第三多晶矽柵極，和/或在所述NMOS電晶體的 NMOS電晶體的阱區上依次形成第四柵介質層和第四多晶矽柵極；步驟S4，在所述第一柵介 質層和第二柵介質層之間、第一阱區內形成第一摻雜區，所述第一柵介質層覆蓋部分第一 摻雜區，在所述第二柵介質層另一側的襯底內形成第二摻雜區，所述第二柵介質層的另一 側覆蓋部分第二摻雜區，在所述第三柵介質層兩側的PMOS電晶體的阱區內形成PMOS晶體 管的源區和漏區，和/或在所述第四柵介質層兩側的NMOS電晶體的阱區內形成NMOS晶體 管的源區和漏區；步驟S5，進行後段金屬互連工藝。該方法還包括在形成第一阱區、PMOS電晶體的阱區和/或NMOS電晶體的阱區 前，在襯底內形成隔離所述第一摻雜區和第二柵介質層的隔離結構、隔離相鄰序列號單元 的隔離結構、以及隔離相鄰PMOS電晶體和/或NMOS電晶體的隔離結構，所述第一阱區包圍 所述隔離第一摻雜區和第二柵介質層的隔離結構。參考圖6a至圖6e為形成CMOS集成電 路方法的流程的剖面結構示意圖；該CMOS集成電路包括邏輯電路區C區和用來存儲序列 號的存儲區D區，以上所述的序列號發生器位於存儲區D區。以下結合圖5以及圖6a至圖 6e，詳細介紹包含序列號發生器的CMOS集成電路的形成方法。參考圖6a，同時參考圖5，執行步驟Si，提供襯底310，該襯底為半導體襯底，並在 襯底310內形成隔離結構311，包括用於隔離序列號單元的反熔絲結構和MOS電晶體的隔 離結構、用於隔離相鄰序列號單元的隔離結構、以及用於隔離PMOS電晶體和NMOS電晶體的 隔離結構。在該實施例中襯底310為P型襯底，隔離結構311為淺溝槽隔離結構，在其他實施 例中也可以為L0C0S隔離結構；
參考圖6b，同時參考圖5，執行步驟S2，在襯底內形成第一阱區312、PMOS電晶體 的PMOS電晶體的阱區313和NMOS電晶體的NMOS電晶體的阱區314 在襯底310內形成隔 離結構311後，在襯底310內形成存儲區即D區的第一阱區312，該實施例中為N型阱區，以 及邏輯電路區即C區的PMOS電晶體的PMOS電晶體的阱區313和NMOS電晶體的NMOS晶體 管的阱區314，PM0S電晶體的阱區313為邏輯電路區的PMOS電晶體的P型阱區，NMOS晶體 管的阱區314為邏輯電路區的PMOS電晶體的N型阱區；在具體的步驟中，可以利用離子注 入或擴散工藝先形成PMOS電晶體的阱區313，然後形成第一阱區312和NMOS電晶體的阱區 314，第一阱區312和NMOS電晶體的阱區314在同一工藝步驟中形成；也可以利用離子注入 或擴散工藝先形成第一阱區312和NMOS電晶體的阱區314，第一阱區312和NMOS電晶體的 阱區314在同一工藝步驟中形成，然後形成PMOS電晶體的阱區313。所述第一阱區312的 摻雜離子為硼離子，所述第一阱區312和NMOS電晶體的阱區314的摻雜離子為磷離子或砷 離子；所述第一阱區312的離子摻雜濃度和深度設置為其擊穿電壓大於以上所述的第一柵 介質層的擊穿電壓。形成第一阱區312，PMOS電晶體的阱區313和NMOS電晶體的阱區314後，隔離結 構311分別位於儲存區的第一阱區312內，第一阱區312的邊緣位置，PMOS電晶體的阱區 313和NMOS電晶體的阱區314交界的位置。在該具體實施例中，第一阱區312和NMOS電晶體的阱區314都為N型摻雜，因此 可以在同一工藝步驟中形成；在其他具體實施例中，如果第一阱區312為P型摻雜，則第一 阱區312和PMOS電晶體的阱區313可以在同一工藝步驟中形成。參考圖6c和6d，同時參考圖5，執行步驟S3，在所述第一阱區312上依次形成第一 柵介質層321和第一多晶矽柵極331，在襯底310上依次形成第二柵介質層322和第二多晶 矽柵極332，所述第二柵介質層322的一側覆蓋部分第一阱區312，在所述PMOS電晶體的阱 區313上依次形成第三柵介質層323和第三多晶矽柵極333，和/或在所述NMOS電晶體的 阱區314上依次形成第四柵介質層324和第四多晶矽柵極334，包括參考圖6c，在襯底表 面依次形成介質層320，多晶矽層320 ；介質層320的材料可以為矽氧化物，氮化物，或者矽 氧氮化合物，在該具體實施例中利用熱氧化工藝形成矽氧化物介質層；其中，介質層320的 厚度根據以上所述的序列號發生器的第一柵介質層321擊穿電壓的大小設定；形成介質層 320後，在介質層320的表面沉積多晶矽層330，多晶矽層330在後續的工藝中用來形成以 上所述的序列號發生器的反熔絲結構301的第一多晶矽柵極331和MOS電晶體的第二多晶 矽柵極332，以及CMOS集成電路中PMOS電晶體的第三多晶矽柵極和NMOS電晶體的第四多 晶矽柵極。其中，在形成多晶矽層330時，為了使其有更好的導電性，可以對多晶矽層330 進行摻雜，可以利用擴散或原位摻雜工藝形成。參考圖6d，形成多晶矽層330後，利用光刻工藝對多晶矽層330圖案化，之後利用 刻蝕工藝去除多餘的多晶矽，並同時去除多餘的柵介質層320，形成以上所述的序列號發生 器即存儲區D區的反熔絲結構301的第一多晶矽柵極331和第一柵介質層321、MOS晶體 管的第二多晶矽柵極332和第二柵介質層322、所述第二柵介質層覆蓋部分第一阱區312， 集成電路的邏輯電路區即C區的PMOS電晶體的第三多晶矽柵極333和第三柵介質層323、 第三柵介質層323和第三多晶矽柵極333依次形成於所述PMOS電晶體的阱區313上，以及 NMOS管的第四多晶矽柵極334和第四柵介質層324，第四柵介質層324和第四多晶矽柵極334依次形成於所述NMOS電晶體的阱區314上。其中，所述反熔絲結構301的第一多晶矽 柵極331在一些具體實施例中可以覆蓋隔離結構，當進行上層互連而需在第一多晶矽柵極 上形成通孔時，通孔的位置最好是落在第一多晶矽柵極覆蓋隔離結構的那個部分，這樣可 以防止在通孔的等離子體蝕刻的過程中，高能量的離子會透過第一多晶矽柵極而繼續往下 把第一柵介質層損傷，破壞這個電晶體的性能；也就是說，通孔所在的位置位於覆蓋隔離結 構的那部分第一多晶矽柵極時，這種高能離子就不會損傷到電晶體的第一柵介質層。參考圖6e，同時參考圖5，執行步驟S4，在所述第一柵介質層321和第二柵介質 層322之間、第一阱區312內形成第一摻雜區351，所述第一柵介質層321的一側覆蓋部分 第一摻雜區351，在所述襯底310內形成第二摻雜區352，所述第二柵介質層322的另一側 覆蓋部分第二摻雜區352，在所述第三柵介質層323兩側的PMOS電晶體的阱區313內形成 PMOS電晶體的源區353和漏區354，在所述第四柵介質層324兩側的NMOS電晶體的阱區314 內形成NMOS電晶體的源區355和漏區356 在執行完步驟S3、形成柵極之後，對襯底310內 的第一阱區312和PMOS電晶體的阱區313進行LDD輕摻雜N型離子注入，離子注入濃度為 1 X IO13 5X 1013/Cm2，離子注入類型為磷離子或砷離子，形成邏輯電路區即C區的PMOS晶 體管303的輕摻雜源區和漏區(圖中未示)、以及序列號發生器的MOS電晶體的輕摻雜漏區 (圖中未示)，和反熔絲結構301的第一摻雜區351的輕摻雜(圖中未示)；之後對襯底310 內的NMOS電晶體的阱區314進行LDD輕摻雜P型離子注入形成NMOS的輕摻雜源區和漏區 (圖中未示)；在進行離子注入之前，要對襯底310、反熔絲結構的第一多晶矽柵極331、M0S 電晶體的第二多晶矽柵極332、以及NMOS的第三多晶矽柵極331和PMOS的第四多晶矽柵 極332組成的表面進行掩膜工藝，避免離子注入過程中，對襯底310以及多晶矽柵極造成損 傷；在完成以上所述的輕摻雜離子注入後，在襯底310、反熔絲結構301的第一多晶矽 柵極331、M0S電晶體302的第二多晶矽柵極332、以及PMOS電晶體303的第三多晶矽柵極 333和NMOS電晶體304的第四多晶矽柵極334組成的表面上形成介質層；之後對該介質層 進行回蝕分別形成側牆341 ；在形成側牆341後，對襯底310內的第一阱區312和序列號發生器的MOS電晶體 的輕摻雜漏區進行N型重摻雜離子注入，形成MOS電晶體302的漏區即第二摻雜區352和 反熔絲結構301的第一摻雜區351，離子摻雜濃度為5 X IO18 5 X 1019/cm2，離子摻雜類型 為磷離子或砷離子；對PMOS電晶體的阱區313進行N型離子重摻雜，形成PMOS電晶體303 的源區353和漏區354，離子摻雜濃度為3X IO15 5X IO1Vcm2,離子摻雜類型為磷離子或 砷離子；對NMOS電晶體的阱區314進行P型離子重摻雜，形成NMOS電晶體304的源區355 和漏區356，離子摻雜濃度為3 X IO15 5X1015/cm2，離子摻雜類型為硼離子。在完成以上工藝後，執行步驟S5，進行集成電路的後段工藝形成金屬互連結構。在該具體實施例中，所述襯底為P型襯底，第一阱區為N型阱區，第一摻雜區、第二 摻雜區為N型重摻雜；在其他實施例中，所述襯底為N型襯底，第一阱區為P型阱區，第一摻 雜區、第二摻雜區為P型重摻雜。本發明具體實施例的CMOS集成電路包括邏輯電路區和存儲序列號的存儲區，該 集成電路通過改進存儲序列號的序列號發生器的結構，使該集成電路可以通過傳統的CMOS 集成電路工藝形成，工藝簡單，克服現有技術的將邏輯工藝和flash工藝結合起來形成集成電路、工藝複雜的缺點，從而可以節省成本。另外需要說明的是，本發明的具體實施例的集成電路為CMOS集成電路，當然，本 發明的集成電路也可以為PMOS集成電路或者NMOS集成電路。本發明具體實施方式
的一種序列號發生器的形成方法，包括提供襯底，在所述襯 底內形成至少一第一阱區；在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極， 在所述襯底上依次形成第二柵介質層和第二多晶矽柵極，所述第二柵介質層的一側覆蓋部 分第一阱區；在所述第一柵介質層和第二柵介質層之間、第一阱區內形成第一摻雜區，所述 第一柵介質層的覆蓋部分第一摻雜區；所述襯底內形成第二摻雜區，所述第二柵介質層的 覆蓋部分第二摻雜區。在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極，在襯底上依次形成 第二柵介質層和第二多晶矽柵極，包括在襯底表面依次形成介質層，多晶矽層；光刻、刻 蝕所述介質層和多晶矽層，形成第一阱區上第一柵介質層和第一多晶矽柵極，以及襯底上 的第二柵介質層和第二多晶矽柵極，。該方法還包括在形成第一阱區前，在襯底內形成隔離所述第一摻雜區和第二柵 介質層的隔離結構，以及隔離相鄰序列號單元的隔離結構，所述第一阱區包圍所述隔離第 一摻雜區和第二柵介質層的隔離結構。本發明具體實施的序列號發生器形成方法可以參考圖6a 6e所示的含有序列號 方式器的集成電路的形成方法的剖面結構流程示意圖，D區即為序列號發生器所在區，本領 域的技術人員根據以上所述的形成集成電路的方法可以清楚的知道形成序列號發生器的 方法，在此不做贅述。雖然本發明已以較佳實施例披露如上，但本發明並非限定於此。任何本領域技術 人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應 當以權利要求所限定的範圍為準。
權利要求
1.一種序列號發生器，包括襯底和至少一個序列號單元，其特徵在於，各序列號單元分 別包括第一阱區，形成於所述襯底內；第一柵介質層和第一多晶矽柵極，依次形成於所述第一阱區上；第二柵介質層和第二多晶矽柵極，依次形成於所述襯底上，所述第二柵介質層的一側 覆蓋部分第一阱區；第一摻雜區，形成於所述第一柵介質層和第二柵介質層之間、第一阱區內，所述第一柵 介質層的一側覆蓋部分第一摻雜區；第二摻雜區，形成於所述第二柵介質層另一側的襯底內，所述第二柵介質層的另一側 覆蓋部分第二摻雜區。
2.如權利要求1所述的序列號發生器，其特徵在於，所述序列號單元還包括形成於所 述第一摻雜區和第二柵介質層之間、第一阱區內的隔離結構，所述序列號發生器還包括形 成於相鄰序列號單元之間的隔離結構。
3.如權利要求2所述的序列號發生器，其特徵在於，所述隔離結構為淺溝槽隔離結構 或者矽局部氧化物隔離結構。
4.如權利要求1所述的序列號發生器，其特徵在於，所述第一柵介質層在高電壓下擊 穿，其中，在第一柵介質層厚度為8 12nm時，高電壓範圍為10 15V。
5.如權利要求1所述的序列號發生器，其特徵在於，所述襯底為P型襯底，第一阱區為 N型阱區，第一摻雜區、第二摻雜區為N型重摻雜；或者，所述襯底為N型襯底，第一阱區為P 型阱區，第一摻雜區、第二摻雜區為P型重摻雜。
6.如權利要求5所述的序列號發生器，其特徵在於，所述N型阱區的摻雜的離子濃度為 1 X IO15 5 X IO1Vcm2 ；所述第一摻雜區、第二摻雜區的N型重摻雜的離子濃度為5 X IO18 5 X IO1Vcm2。
7.—種序列號發生器的形成方法，其特徵在於，包括提供襯底，在所述襯底內形成至少一第一阱區；在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極，在所述襯底上依次形成 第二柵介質層和第二多晶矽柵極，所述第二柵介質層的一側覆蓋部分第一阱區；在所述第一柵介質層和第二柵介質層之間、第一阱區內形成第一摻雜區，所述第一柵 介質層的一側覆蓋部分第一摻雜區；在所述第二柵介質層另一側的襯底內形成第二摻雜區，所述第二柵介質層的另一側覆 蓋部分第二摻雜區。
8.如權利要求7所述的方法，其特徵在於，在所述第一阱區上依次形成第一柵介質層 和第一多晶矽柵極，在所述襯底上依次形成第二柵介質層和第二多晶矽柵極，包括在襯底上依次形成介質層和多晶矽層；光刻、刻蝕所述介質層和多晶矽層，形成第一阱區上的第一柵介質層和第一多晶矽柵 極，以及襯底上的第二柵介質層和第二多晶矽柵極。
9.如權利要求8所述的方法，其特徵在於，還包括在形成第一阱區前，在襯底內形成 隔離所述第一摻雜區和第二柵介質層的隔離結構，以及隔離相鄰序列號單元的隔離結構， 所述第一阱區包圍所述隔離第一摻雜區和第二柵介質層的隔離結構。
10.如權利要求9所述的方法，其特徵在於，所述襯底為P型襯底，第一阱區為N型阱 區，第一摻雜區、第二摻雜區為N型重摻雜；或者，所述襯底為N型襯底，第一阱區為P型阱 區，第一摻雜區、第二摻雜區為P型重摻雜。
11.如權利要求10所述的方法，其特徵在於，所述N型阱區的摻雜的離子濃度為 1 X IO15 5 X IO1Vcm2 ；所述第一摻雜區、第二摻雜區的N型重摻雜的離子濃度為5 X IO18 5 X IO1Vcm2。
12.—種集成電路，包括邏輯電路區和存儲區，所述邏輯電路區包括至少一個PMOS晶 體管和/或NMOS電晶體，其特徵在於，所述存儲區包括權利要求1、4至6任一項所述的序 列號發生器。
13.—種權利要求12所述的集成電路的形成方法，其特徵在於，包括提供襯底；在所述襯底內形成至少一第一阱區、所述PMOS電晶體的阱區和/或所述NMOS電晶體 的阱區；在所述第一阱區上依次形成第一柵介質層和第一多晶矽柵極，在所述襯底上依次形 成第二柵介質層和第二多晶矽柵極，所述第二柵介質層的一側覆蓋部分第一阱區，在所述 PMOS電晶體的阱區上依次形成第三柵介質層和第三多晶矽柵極，和/或在所述NMOS電晶體 的阱區上依次形成第四柵介質層和第四多晶矽柵極；在所述第一柵介質層和第二柵介質層之間、第一阱區內形成第一摻雜區，所述第一柵 介質層的一側覆蓋部分第一摻雜區，在所述第二柵介質層另一側的襯底內形成第二摻雜 區，所述第二柵介質層的另一側覆蓋部分第二摻雜區，在所述第三柵介質層兩側的PMOS晶 體管的阱區內形成PMOS電晶體的源區和漏區，在所述第四柵介質層兩側的NMOS電晶體的 阱區內形成NMOS電晶體的源區和漏區。
14.如權利要求13所述的集成電路的形成方法，其特徵在於，在所述第一阱區上依次 形成第一柵介質層和第一多晶矽柵極，在所述襯底上依次形成第二柵介質層和第二多晶矽 柵極，所述第二柵介質層的一側覆蓋部分第一阱區，在所述PMOS電晶體的阱區上依次形成 第三柵介質層和第三多晶矽柵極，和/或在所述NMOS電晶體的阱區上依次形成第四柵介質 層和第四多晶矽柵極包括在襯底上依次形成介質層和多晶矽層；光刻、刻蝕所述柵介質層和多晶矽層，形成所述第一阱區上的第一柵介質層和第一多 晶矽柵極、所述襯底上的第二柵介質層和第二多晶矽柵極、所述PMOS電晶體的阱區上的第 三柵介質層和第三多晶矽柵極，和/或所述NMOS電晶體的阱區上的第四柵介質層和第四多 晶矽柵極。
15.如權利要求14所述的集成電路的形成方法，其特徵在於，還包括在形成第一 阱區、PMOS電晶體的阱區和/或NMOS電晶體的阱區前，在襯底內形成隔離所述第一摻雜區 和第二柵介質層的隔離結構、隔離相鄰序列號單元的隔離結構、以及隔離相鄰PMOS電晶體 和/或NMOS電晶體的隔離結構，所述第一阱區包圍所述隔離第一摻雜區和第二柵介質層的 隔離結構。
全文摘要
一種序列號發生器及形成方法、集成電路及形成方法，其中序列號發生器包括襯底，至少一個序列號單元，各序列號單元分別包括第一阱區，形成於襯底內；第一柵介質層和第一多晶矽柵極，依次形成於第一阱區上；第二柵介質層和第二多晶矽柵極，依次形成於襯底上，第二柵介質層覆蓋部分第一阱區；第一摻雜區，形成於第一柵介質層和第二柵介質層之間、第一阱區內，第一柵介質層覆蓋部分第一摻雜區；第二摻雜區，形成於襯底內，第二柵介質層覆蓋部分第二摻雜區。本發明改進序列號發生器的結構，使含有該器件的集成電路可以利用現有的CMOS工藝形成，工藝簡單，降低製造成本；而且不需要用到雷射設備，降低了製造成本。
文檔編號H01L21/82GK102110688SQ20091024749
公開日2011年6月29日 申請日期2009年12月29日 優先權日2009年12月29日
發明者許丹 申請人:中芯國際集成電路製造(上海)有限公司