用於低功率動態隨機存取存儲器之之資料流設計的製作方法

2023-05-13 21:49:11

專利名稱：用於低功率動態隨機存取存儲器之之資料流設計的製作方法
技術領域：
本發明涉及一種動態隨機存取內存(DRAM)，尤其涉及一種在讀取/寫入DRAM存儲器的操作時減少電力消耗的方法。
背景技術：
將內存系統的電力消耗最佳化的重要性正快速地增加，有很多的應用愈來愈趨向於數據集中化(data-intensive)的設計。對於ASIC及嵌入式系統的內存系統而言，該些內存系統佔整體系統電力消耗的90％。
而於現有技術中，為了要減少消耗的電力，進而使用脈衝字符線，以在讀出後隔離存儲器(memory cells)與位線，藉以防止存儲器再對位線充電。字符線脈衝的產生方式必須非常嚴謹的設計，因為假使它們太短，讀出放大的操作也許會失敗；如果字符線脈衝太長，就會消耗太多的電力。
已有若干專利揭露了處理DRAM預充電的課題。
美國專利號(US6,147,916，Ogura)教示一種半導體內存組件，例如DRAM，其包含一存儲器數組及連接於數組中存儲器的位線對。一預充電電路是連接於位線對，並且在存儲器被存取(access)時，選擇性地提供一參考電壓給位線對，而當存儲器沒有被存取時，則提供一預充電壓給位線對。一修正電路會依據預充電壓與參考電壓的差來調整預充電壓的大小，使得預充電壓在實質上變為等於參考電壓。保留模式(retention mode)決定電路偵測何時存儲元件處於保留模式(電力下降狀態)，並防止在此時對存儲器進行存取。
美國專利號(US6,556,482，Shimoyama等)揭示一種半導體內存組件，包含一地址緩存器電路及數據緩存器電路，其能夠在寫入操作(write operation)時存儲字符地址及字符數據，並在隨後的寫入操作時輸出被存儲的字符地址及字符數據。於一動態隨機存取內存(DRAM)的實施例中，預充(precharge)操作及/或更新(refresh)操作可以在寫入先前存儲的字符數據之後進行。這樣的配置，可以減少及/或消除在寫入時間要求(write timing requirement，TWR)後的讀取，因此可以改善半導體內存組件的操作速度。
美國專利號(US5,892,722，Jang等)揭露了一種行(column)選擇電路，其是利用減少數據總線線的數量來最小化布置面積，且利用減少位線的讀出時間來改善讀出速度的特性。以及一種內存，是通過位線和位反相線(bit bar line)將存儲於存儲器的數據傳送至主讀出放大器；並通過位線和位反相線，將主讀出放大器所輸出的數據存儲於存儲器。於上述內存中，行選擇電路包含一均衡器，用以等化位線和位反相線；一位線讀出放大器，用以在字符線被選擇時，補償位線和位反相線的電壓位準；第一和第二致能信號輸出部分，用以輸出致能信號來操作位線讀出放大器；數據總線線和數據總線反相線，用以將傳送至位線和位反相線的數據從存儲器傳送至主讀出放大器，並將主讀出放大器所輸出的數據再傳送至位線和位反相線；數據傳送部分，在對應行選擇信號的各別線路間，選擇性地傳送數據總線線和數據總線反相線的數據以及位線和位反相線的數據；一控制信號，是用以讀取和寫入致能信號；一預充位準調整部分，是用以調整數據總線線和數據總線反相線的預充位準。

發明內容
本發明的主要目的是在於實現減少動態隨機存取內存(DRAM)電力消耗的方法。
本發明的進一步目的是在於實現於DRAM的讀取操作時最小化電力消耗的電路。
本發明的進一步目的是在於實現於DRAM的寫入操作時最小化電力消耗的電路。
依據本發明的目的，實現了一種減少DRAM電力消耗的方法。該方法包括有下列步驟首先提供一DRAM存儲器數組及一控制電路，以控制一位切換器(bitswitch)的開(ON)及關(OFF)時間，因此該位切換器可控制DRAM的讀取/寫入操作。接著，利用該控制電路控制位切換器開/關的定時，來最小化讀取操作時讀出DRAM的數據線的時間；且利用該控制電路控制位切換器開/關定時，來最小化讀取操作時預充電DRAM的數據線的時間；最後，以在寫入操作間不進行預充電的狀態下，來執行DRAM的寫入操作。
依據本發明的進一步目的，實現了一種將讀取操作時DRAM讀出資料的持續時間(duration)最小化的電路。此電路包括有用以控制一位切換器的一控制電路。其中，在該位切換器的關(OFF)時間，執行該DRAM的一數據線的預充電；在該位切換器的開(ON)時間，執行數據的讀出。該控制電路包括有一數據讀出追蹤電路，其在數據線讀出數據的動作已完成時，提供一信號來指示該讀出數據動作已完成。
依據本發明的進一步目的，實現了一種將讀取操作時DRAM讀出資料持續時間最小化、及將讀取操作時預充電資料線的持續時間最小化的電路。此電路包括有一邏輯與門(AND gate)，具有兩個輸入及一個輸出，其中一第一輸入為讀取讀取(READ)命令，一第二輸入為一反相器級(inverter stage)的輸出，該邏輯與門的輸出為一數據讀出追蹤電路的輸入和一延遲電路的輸入。再者，此電路還包括有該數據讀出追蹤電路，在讀取(READ)命令完成時發出一信號，其中該信號為一第一觸發器的重置(RESET)輸入；該延遲電路，其輸出為該第一觸發器的設定(SET)輸入；該第一觸發器，其輸出Q為邏輯或門OR的第一輸入、及第二觸發器的設定(SET)輸入。再者，該電路還包括有該第二觸發器，其重置(RESET)輸入為一同步脈衝，而其輸出Q為該邏輯或門OR的第二輸入；該邏輯或門OR，其第三輸入為該同步脈衝，其輸出為該反相器級的輸入；該反相器級，其輸出為該邏輯與門AND的該第二輸入、以及其輸出為控制位切換器的控制電路的第一輸入。最後，該電路還包有該控制位切換器的控制電路，其第二輸入為該讀取(READ)命令，其輸出控制該位切換器，其中在該位切換器的關(OFF)時間執行該RAM的數據線的預充電，在該位切換器的開(ON)時間執行數據的讀出。
依據本發明的進一步目的，實現了一種在寫入操作間不進行數據線的預充電以執行DRAM寫入操作的電路。此電路包括有一反相放大器，具有一個輸入及一個輸出，該輸入是接收將被寫入DRAM存儲器的數據，其輸出為一控制電路的輸入；該控制電路是用以分析該將被寫入的資料，並透過一第二放大器將該數據傳送至一對輸入/輸出線。其中，依據數據的極性(polarity)將該數據寫入至該對輸入/輸出線。該控制電路的輸入為該反相放大器的輸出，即該控制電路的輸出為一寫入命令，而且該控制電路的輸出為該第二放大器的輸入。再者，該電路還包括有該第二放大器，該第二放大器具有一個輸入及一個輸出，其輸入為該控制電路的輸出，其輸出被寫入至該對輸入/輸出線。以及此電路包括有該對輸入/輸出線；一切換器，其第一側以二條導線連接於該對輸入/輸出線，且其第二側以二條導線透過一讀出放大器來連接於一被選擇的DRAM存儲器。其中，該切換器是被一選擇命令致動(activated)，藉以選擇於寫入操作中一被定義的DRAM。最後，此電路還包括有該讀出放大器，其第一側連接該切換器，其第二側透過一對數據線連接被選擇的DRAM存儲器；該DRAM存儲器其是由一位切換器信號所控制，且該DRAM存儲器為存儲器陣列的一部分。


圖1顯示一電路的概略方塊圖，該電路在DRAM的讀取操作時最小化預充電。
圖2顯示圖1所示電路的主要信號的時序圖。
圖3顯示一電路的概略方塊圖，該電路在寫入命令持續時間沒有預充電的狀態下，執行對DRAM的寫入命令。
圖4顯示圖3所示電路的主要信號的時序圖表。
圖5顯示在DRAM的讀取與寫入操作時最小化預充電的方法的流程圖。
圖6顯示數據追蹤讀出電路的概略方塊圖，該數據追蹤讀出電路是監測當實際從DRAM存儲器讀取數據時的精確定時。
附圖標號說明1-AND邏輯與門；2-BSCTL電路；3-數據讀出追蹤區塊；8、32-反相器；33-控制器；34-放大器；35-IO和/IO線；36、61-存儲器；37-切換器；38、62-讀出放大器；4-延遲電路；5、6-觸發器；63-數據閂鎖器及驅動器方塊；7-OR邏輯或門。
具體實施例方式
本發明的一實施例揭露了一種動態隨機存取內存(DRAM)內存的方法和電路，其藉由在讀取操作時最佳化位線的預充電電力、且在寫入操作間避免預充電進行。
圖1顯示一電路的方塊圖，該電路是利用將位線的預充電減少至最小，而在讀取操作時減少DRAM的電力消耗；圖2是顯示相關信號的時序圖，該信號是由圖1所示的電路所產生。
邏輯與門AND 1的兩個輸入端是以讀取命令(READ)及SYNCRB信號作為輸入，該二信號顯示於圖2。位切換器控制致能信號BSENCTL，亦顯示於圖2，且其為邏輯與門AND的輸出。該致能信號BSENCTL是作為在DRAM讀取操作時電路3追蹤數據的讀出的輸入，以及作為延遲電路4的輸入。延遲電路4是仿真產生BSEN信號的位切換器控制單元BSCTL 2的延遲時間。圖2的該信號bsoff的時間與信號sync同步。
追蹤在DRAM的讀取操作時的數據讀出的電路3，在數據被讀出後，立即發出一數據準備完成信號data ready。該data ready信號亦顯示於圖2。
觸發器5，於其設定SET輸入埠S接收延遲電路4的輸出信號，並於其重置RESET輸入埠R接收data ready信號。如圖2所示，在延遲電路4的延遲後，觸發器5的輸出信號saen(讀出放大器致能信號)被設定(set)。信號saen為第二觸發器6的設定SET輸入埠S和具有三輸入的邏輯或門OR 7的第一輸入信號。同步脈衝信號sync，亦顯示於圖2，其是在輸入至第二觸發器6的重置RESET輸入埠R、以及邏輯或門OR 7的第三輸入。同步脈衝信號sync是由外部頻率的基頻控制器(base controller)所產生。data ready信號的前沿(rising edge)表示已執行數據讀出，導致「saen」信號(讀出放大器致能信號)如圖2所示從「1」下落至「0」。第二觸發器6的輸出為邏輯或門OR 7的第二輸入。每個同步脈衝信號sync輸入至第二觸發器6的重置RESET輸入R，而使得觸發器6的輸出Q變為低位準(Low)；且每個saen信號輸入至第二觸發器6的設定SET輸入S，使得觸發器6的輸出Q變為高位準(High)。
邏輯或門OR 7的輸出信號SYNCR被反相器8反相而產生信號SYNCRB，兩信號皆顯示於圖2。信號SYNCRB的後沿(falling edge)將使信號BSENCTL由「1」下落至「0」，且只要是讀取命令read command為開(ON)則信號SYNCRB的前沿就會上升為信號BSENCTL。
讀取命令read command和信號SYNCRB皆為位切換器控制電路BSCTL 2與邏輯與門AND 1的輸入，位切換器控制電路BSCTL 2發出信號BSEN，如圖2所示。該信號BSEN是用以將位切換器切換至開(ON)(圖中的bs on)和關(OFF)(圖中的bs off)。上述的位切換器將位線連接至外部數據線。
BSEN(位切換器致能)信號的後沿是與BSENCTL信號的後沿同步，這表示在BSENCTL為關(OFF)狀態時，位切換器是關(OFF)的。
如圖2所示，本發明僅在BSEN信號」bs off」為關(OFF)的狀態時，執行位線的預充電，在此時位線不連接於數據線。且本發明的電路是將BSEN信號的開(ON)狀態保持在最小(minimum)。而讀出電路貢獻讀取操作的最大的電力消耗。另外，「bs on」的時間愈短，則讀出電流的持續時間(duration)愈短。儘量將「bs on」時間保持在最短，用以降低電力消耗但此調整必需確保正確的數據讀出。於該「bs on」時間後，BSEN回至其正常狀態的「bs off」時間(預充電狀態)。
圖1所示進行反相的電路關鍵點為BSEN信號的後沿，其是表示「bs off」和開始預充電是由顯示於圖1的電路所控制，即由數據讀出追蹤電路3所發出的dataready信號所控制。該「bs off」和開始預充電的定時確保足夠的時間用以進行數據讀出。在「bs off」時執行預充電。「bs off」可以在數據被讀出後的任何時間來執行；這表示data ready信號為開(ON)。於圖2所示的較佳的實施例，「bs off」是同步於sync信號。
圖6是顯示數據追蹤讀出電路的較佳實施例的方塊圖。該電路的目的在於精確指出「bs on」的精確數據準備完成data ready定時。數據準備完成時間取決於製程變動和溫度變動。固定的延遲電路會提供不正確的數據準備完成定時。而本發明的數據追蹤電路，可以提供正確的程序定時。
於事件「bs on」發生時，利用讀出放大器62讀出測試或虛設(dummy)的DRAM存儲器61的內容，並且將從虛設的DRAM存儲器61讀出的數據，傳送至數據閂鎖器及驅動器方塊63，藉以閂鎖該數據。數據閂鎖器及驅動器方塊63的輸出為dataready信號。「bs on」和data ready信號的時間間隔，為數據讀出所需的精確程序時間。於較佳的實施例中，讀出放大器已被使用於該數據讀出追蹤電路中。
相同的觀念使用於延遲電路4，其亦包含虛設的DRAM存儲器、讀出放大器、數據閂鎖器及驅動器方塊。另外，該驅動器方塊包含保險絲(fuses)用以微調延遲時間。
圖3是顯示在寫入操作持續時間不進行預充電下執行寫入操作的電路。於現有技術，在寫入操作持續時間將數據線預充電，而本發明的電路則是在寫入操作間不進行預充電。本發明的設計為假若數據沒有改變，例如邏輯「1」、「1」、「1」的序列，則在不進行預充電下進行寫入、以及假若數據從「0」改變至「1」、或由「1」改變至「0」，則亦不執行預充電但會根據此狀態將資料線反相。
在接收到寫入命令後，控制器33通過數據輸入端Din33接收數據，以將數據寫入至DRAM存儲器。該些數據由反相器32進行反相，而且控制器33控制數據的寫入操作，且透過放大器34將數據輸出至對應的IO和/IO輸入/輸出線35。
請注意，必須了解到本發明的一個重點，即如圖4所示，在現有技術中執行寫入操作、且當BSEN信號為關(OFF)時，現有技術的電路會進行預充電；但相對的本發明的技術在執行寫入操作、且當BSEN信號為關(OFF)時，並不會進行預充電。
方塊36是表示內存的存儲器。方塊37是由Y-select信號所致動的一切換器。數據可以從IO和/IO線35來寫入存儲器36，或從存儲器36讀出至IO和/IO線35。當Y-select信號為開(ON)時，透過切換器37和讀出放大器38執行讀取/寫入數據傳送。讀出放大器38是在讀取操作時從存儲器36傳送數據至IO和/IO線35；而讀出放大器38在寫入操作時從IO和/IO傳送數據至存儲器36。控制器33根據該些Din資料的極性(「0」和「1」)透過放大器34將Din數據(「0」和「1」)適當地分配至IO和/IO線35。圖1所示的BSEN信號是控制圖3所示的bs(位切換器)信號。所以，圖2和圖3所示的bs信號是由圖1和圖2所示的同步脈衝信號sync所控制。
圖4顯示關於圖3電路的脈衝的時序圖。寫入操作由寫入命令來驅動。BSEN信號是由同步脈衝信號sync的後沿所驅動(「bs on」)，且BSEN信號在同步脈衝信號sync的前沿時變為「0」(「bs off」)。圖4的BSEN信號相同於圖2的BSEN信號。現有技術中當寫入操作時有進行預充電，而在本發明中於寫入操作時在「bs off」時間不執行預充電。
圖5顯示本發明的方法的流程圖，其利用在讀取操作時最佳化位線的預充電電力和避免於全部的寫入操作持續時間內進行預充電，來減少DRAM的電力消耗。步驟51提供DRAM存儲器數組和控制電路來控制位切換器的開(ON)和關(OFF)時間，而該位切換器是用以控制DRAM的讀取/寫入操作。步驟52利用該控制電路來使數據讀出具有足夠的時間，即控制位切換器開/關(ON/OFF)的定時，藉此，在讀取操作時最小化讀出DRAM的數據線的時間。步驟53利用該控制電路控制位切換器開/關(ON/OFF)的定時，最小化在讀取操作時預充電的持續時間。於最後步驟54在寫入操作之持續時間不進行預充電狀態下執行DRAM的寫入操作。
雖然已參照較佳的實施例，詳細地顯示和說明本發明，但可清楚明白的是，在沒有脫離本發明的精神和範疇下，所屬領域具有通常知識者是可以進行各種形式和細節的改變。
權利要求
1.一種減少動態隨機存取內存DRAM電力消耗的方法，其特徵在於，其包括有提供一DRAM存儲器數組及一控制電路，以控制一位切換器的開及關時間，且該位切換器控制DRAM的讀取/寫入操作；利用該控制電路控制位切換器的開/關定時，在讀取操作時最小化讀取操作時讀出DRAM的數據線的持續時間；利用該控制電路控制位切換器的開/關定時，來最小化讀取操作時預充電DRAM的數據線的持續時間；以及在寫入操作持續時間不進行預充電的狀態下，執行DRAM的寫入操作。
2.如權利要求1所述的方法，其中，在寫入操作時，依據數據的極性將輸入數據分配至正或負的數據線。
3.如權利要求1所述的方法，其中，在數據讀出的持續時間是利用數據讀出追蹤電路來量測。
4.如權利要求3所述的方法，其中，該「數據讀出追蹤電路」是來自一測試DRAM存儲器的讀出數據，用以決定數據讀出所需的時間。
5.一種在讀取操作時將動態隨機存取內存DRAM讀出數據持續時間最小化的電路，其特徵在於，該電路包括有用以控制一位切換器的一控制電路，其中，在該位切換器的關時間執行該DRAM的一數據線的預充電，在該位切換器的開時間執行數據的讀出，並且該控制電路包括有一數據讀出追蹤電路，該數據讀出追蹤電路讀出提供一信號來指示已完成從數據線讀出數據讀出。
6.如權利要求5所述的電路，其中，該數據讀出追蹤電路是使用一測試DRAM存儲器來決定數據讀出完成的一精確定時。
7.如權利要求5所述的電路，其中，該數據讀出追蹤電路包括有一測試DRAM存儲器，是作為測試用途；一讀出放大器，是讀出該測試DRAM存儲器的數據；以及一數據閂鎖器及驅動器方塊，是接收來自該讀出放大器的輸入，並發出一數據準備完成信號作為輸出。
8.一種在讀取操作時將將動態隨機存取內存DRAM讀出數據持續時間最小化、及將讀取操作時預充電數據線持續時間最小化的電路，其特徵在於，該電路包括有一邏輯與門，其具有兩個輸入及一個輸出，其中一第一輸入為讀取命令，一第二輸入為一反相器級的輸出，該邏輯與門的輸出為一數據讀出追蹤電路的輸入和一延遲電路的輸入；數據讀出追蹤電路，在讀取命令完成時發出一信號，其中該信號為一第一觸發器的重置輸入；延遲電路，其輸出為該第一觸發器的設定輸入；第一觸發器，其Q輸出為一邏輯或門的第一輸入，以及為一第二觸發器的設定輸入；第二觸發器，其重置輸入為一同步脈衝，而其Q輸出為該或門的第二輸入；或門，其第三輸入為該同步脈衝，且其輸出為該反相器級的輸入；反相器級，其輸出為該與門的該第二輸入，以及其輸出為一控制位切換器的控制電路的第一輸入；以及該控制位切換器的控制電路，其第二輸入為該讀取命令，其輸出控制該位切換器，其中在該位切換器的關時間執行該RAM的數據線的預充電，在該位切換器的開時間執行數據的讀出。
9.如權利要求8所述的電路，其中，該數據讀出追蹤電路是使用一測試DRAM存儲器來決定數據讀出完成的一精確定時。
10.如權利要求8所述的電路，其中，該數據讀出追蹤電路包括有一測試DRAM存儲器，是作為測試用途；一讀出放大器，是讀出該測試DRAM存儲器的數據；以及一數據閂鎖器及驅動器方塊，是接收來自該讀出放大器的輸入，並發出一數據準備完成信號作為輸出。
11.如權利要求8所述的電路，其中，該延遲電路是使用一測試DRAM存儲器來決定數據讀出完成的一精確定時。
12.如權利要求8所述的電路，其中，該延遲電路包括有一測試DRAM存儲器，是作為測試用途；一讀出放大器，是讀出該測試DRAM存儲器的數據；以及一數據閂鎖器及驅動器方塊，是接收來自該讀出放大器的輸入，並發出一數據準備完成信號作為輸出；其中，該驅動器區塊包括有用以微調延遲時間的保險絲。
13.一種在寫入操作間不進行數據線的預充電以執行動態隨機存取內寫入操作的電路，其特徵在於，該電路包括有一反相放大器，具有一個輸入及一個輸出，該輸入為被寫入DRAM存儲器的數據，其輸出為一控制電路的輸入；控制電路，是分析該將被寫入的數據，並透過一第二放大器將該數據傳送至一對輸入/輸出線，其中，依據數據的極性將該數據寫入至該對輸入/輸出線，其中該控制電路的輸入為該反相放大器的輸出，和一寫入命令，且該控制電路的輸出為該第二放大器的輸入；第二放大器，具有一個輸入與一個輸出，其輸入為該控制電路的輸出，且其輸出被寫入至該對輸入/輸出線；該對輸入/輸出線；一切換器，其第一側是以二條導線連接於該對輸入/輸出線，且其第二側以二條線通過一讀出放大器而連接於一被選擇的DRAM存儲器，其中，該切換器被一選擇命令致動，藉以選擇用於寫入操作的一被確定的DRAM；讀出放大器，其第一側連接該切換器，其第二側通過一對數據線連接一被選擇的DRAM存儲器；以及DRAM存儲器，其是由一位切換器信號所控制，且該DRAM存儲器為存儲器陣列的一存儲器陣列部分。
全文摘要
本發明涉及一種電路和方法，其將動態隨機存取內存(DRAM)的讀出和預充電所需的電力最小化。利用控制電路確保在讀取操作時，將讀出DRAM存儲器和預充電的持續時間保持在最小值。且使用一測試DRAM存儲器來決定數據讀出所需的精確時間。再者，在寫入操作時不執行預充電。倘若，數據從「1」改變到「0」或由」0」改變到」1」，則在寫入操作時根據此狀態將資料線加以反相。
文檔編號G11C11/4091GK1933019SQ200610140990
公開日2007年3月21日 申請日期2006年10月25日 優先權日2006年1月4日
發明者袁德銘, 王釋興 申請人:鈺創科技股份有限公司