具有適當讀出計時的半導體存儲器器件的製作方法
2023-05-16 20:22:36
專利名稱：具有適當讀出計時的半導體存儲器器件的製作方法
技術領域：
本發明一般地涉及半導體存儲器器件，更具體地說，本發明涉及鐵電存儲器，其中調整讀出放大器(sense amplifier)的鎖存(latch)計時。
背景技術：
由於鐵電電容被用作在斷電期間實現數據保持的存儲器單元，所以鐵電存儲器(FRAM，FeRAM)被用作IC卡等的存儲介質。
圖1是示出了現有技術鐵電存儲器的結構的示圖。圖1中示出的電路是與讀取鐵電存儲器相關的部分，並且包括2T2C類型(2電晶體和2電容器類型)存儲器單元1、預讀出(pre-sense)放大器2、預讀出放大器3、Vth產生電路4、負電壓產生電路5和讀出放大器6。
在實際的結構中，以矩陣形式布置了多個存儲器單元1。然而為了簡化說明，圖1中僅示出了一個單元。在存儲器單元1中，提供有字線WL、板線(plate line)PL、位線BL和BLX、訪問電晶體N1和N2以及鐵電電容器F1和F2。
在鐵電存儲器中，通過向鐵電電容器施加正或負電壓用於極化來執行寫入操作，而通過當向鐵電電容器施加正電壓時檢測反向極化電流的存在/缺失來執行讀取操作。在寫入操作中，字線WL置於選擇狀態(高(HIGH))，從而接通訪問電晶體N1。當在位線BL和板線PL之間施加正或負電壓時，這個電壓被施加到鐵電電容器F1上，使得期望的數據被存儲。當寫入「0」數據時，位線BL設定為0V，而板線PL設定為供電電壓VDD。當寫入「1」時，位線BL設定為供電電壓VDD，而板線PL設定為0V。通過遵循相同的過程，鐵電電容器F1存儲與在鐵電電容器F2中存儲的數據相反的數據。由於即使在寫入操作之後去除供電電壓，鐵電電容器的極化也得以保持，所以所存儲的數據作為非易失性數據保留。
在讀取操作中，有選擇地激活字線WL以接通訪問電晶體N1，並且板線PL設定為供電電壓VDD。位線BL由預讀出放大器2基本維持在地電勢GND，並且向鐵電電容器F1施加正電壓。當鐵電電容器F1中存儲了「0」時，施加到鐵電電容器F1的電壓與在寫入操作中使用的極性具有相同的極性，從而不產生反向極化。在這種情況下，比較少的電荷流入位線BL。當鐵電電容器F1中存儲了「1」時，施加到鐵電電容器F1的電壓與在寫入操作中使用的極性相比具有反向極性，從而產生反向極化。在這種情況下，比較多的電荷流入位線BL。預讀出放大器2檢測該電流，並將其轉換為電壓信號。基於同樣理由，預讀出放大器3檢測來自鐵電電容器F2的電流，並且將其轉換為電壓信號。讀出放大器6將預讀出放大器2和3的輸出電勢差放大到供應電壓VDD和GND的級別。
預讀出放大器2包括開關S1與S3、Pch-MOS(空穴型溝道金屬氧化物半導體)電晶體P1和電容器C1與C3。預讀出放大器3包括開關S2與S4、Pch-MOS電晶體P2和電容器C2與C4。讀出放大器6包括Pch-MOS電晶體P3-P7、Nch-MOS(電子型溝道金屬氧化物半導體)電晶體N3-N7、開關S5與S6以及反相器I1。
圖2是示出了用於解釋圖1的現有技術電路操作的信號波形的示圖。在下文中，將參考圖2給出對圖1的電路操作的描述。
數據「1」存儲在鐵電電容器F1中，而數據「0」存儲在鐵電電容器F2中。在圖2中，直到計時T1處開關S1與S2處於接通(即，閉合)狀態，因此位線BL與BLX被固定在地電勢GND。在計時T1之後，開關S1與S2關斷(即，打開)，因此位線BL與BLX被釋放。當Pch-MOS電晶體P1與P2的源極(即，位線BL與BLX)處於地電勢GND時，Vth產生電路4產生等於Vth(MOS閾值)的電勢。該電勢低於GND。
減電壓產生電路5產生負電勢VMINUS。例如，該負電勢VMINUS是-3V。直到計時T1處開關S3與S4處於接通狀態，從而將Pch-MOS電晶體P1與P2的漏極(即，節點MINUS與MINUSX)設定為負電勢VMINUS。在計時T1之後，開關S3與S4關斷，因此節點MINUS與MINUSX被釋放。從計時T1到計時T2，藉助於電容器C1與C2，節點MINUS與MINUSX的電勢維持在負電勢VMINUS。
在計時T2處，字線WL和板線PL變換到VDD(例如，3V)。接通了訪問電晶體N1與N2，並且一個正電壓被施加到鐵電電容器F1與F2。由於存有數據「1」的鐵電電容器F1接收的電壓具有與在寫入操作中使用的極性相反的極性，因此由於反向極化，很大數量的相反的電荷流入位線BL。作為響應，位線BL的電勢試圖升高。由於Vth正被施加到Pch-MOS電晶體P1的柵極，所以即使位線BL的電勢的些微增加也會使得Pch-MOS電晶體P1接通。因此，等於所述相反的電荷的電荷從位線BL流入節點MINUS，維持位線BL的電勢接近於GND。響應於相反的電荷的輸入，由電容器C1來保持穩定的節點MINUS的電勢顯著升高，如圖2所示。
另一方面，施加到存有數據「0」的鐵電電容器F2的電壓具有與寫入操作中使用的極性相同的極性，沒有產生反向極化。在這種情況下，比較少的電荷流入位線BLX。作為響應，位線BLX的電勢試圖升高。由於Vth正被施加到Pch-MOS電晶體P2的柵極，所以即使位線BLX的電勢的些微增加也會使得Pch-MOS電晶體P2接通。因此，電荷從位線BLX流入節點MINUSX，維持位線BLX的電勢接近於GND。隨著電荷的流入，由電容器C2來保持穩定的節點MINUSX的電勢升高，如圖2所示。由於所存儲的數據是「0」，所以節點MINUX的電勢的升高小於節點MINUS的電勢的升高。
直到計時T1處讀出放大器6的開關S5與S6都處於接通狀態，因此直到計時T1處，電容器C3與C4各自的終端OUT與OUTX都被固定到GND。如上所述，直到計時T1處，電容器C3與C4的相對端MINUS與MINUSX都被固定到負電勢VMINUS。在計時T1之後，開關S5與S6都被關斷，因此節點OUT與OUTX被釋放。由於電容器C3與C4保持它們各自相對端之間的電勢差，因此節點OUT與OUTX的電勢各自以和節點MINUS與MINUSX的電勢變化相同的方式進行變化。因此，節點OUT與OUTX的電勢波形分別與節點MINUS與MINUSX的電勢波形相同，電勢向上平移了|VMINUS|，這使得在以地電勢GND作為參考的情況下獲得了正電勢。
讀出放大器6是鎖存類型讀出放大器，其鎖住節點OUT與OUTX作為它的輸入，並且將輸入放大到VDD和GND。MOS電晶體P4、P5、N4與N5一起構成互相交叉耦合的兩個反相器。MOS電晶體P3與N3用作為開關，用於斷開這兩個反相器與電源之間的連接。MOS電晶體P6、N6、P7與N7是傳輸門(transfer gate)。
直到計時T3處，鎖存驅動信號SAPOWER為低(LOW)，因此互相交叉耦合的兩個反相器沒有與電源連接，被置於浮動狀態。傳輸門接通，因此節點OUT與OUTX各自耦合到位於交叉耦合點的節點SAOUT與SAOUTX。當鎖存驅動信號SAPOWER在計時T3處變為高(HIGH)時，傳輸門變為非導通，並且兩個交叉耦合的反相器接通。作為響應，節點SAOUT與SAOUTX的電勢在VDD和GND之間儘可能地放大。這些放大的信號用作讀取輸出。
應當認識到，即使以和上述示例相對的方式在鐵電電容器F1中存儲數據「0」並且在鐵電電容器F2中存儲數據「1」，讀取操作中的開關操作和放大操作也與上述操作相同。
日本專利申請公開No.2002-133857。
「網際網路時代的護照，FRAM智慧卡」(「Passport ofIntemet Age，FRAM Smart Card」)，2003，富士通有限公司網址http//edevice.fujitsu.com/fj/CATALOG/AD05/05-00023/index_j.html。
Shoichiro Kawashima，et.al.，IEEE Journal of Solid-StateCircuits.May 2002，Vol.37，No.5，pp592-598。
圖3是圖2中示出的鎖存驅動信號SAPOWER和節點OUT與OUTX的波形的擴大示圖。
在圖3中，節點OUT與OUTX的電勢響應於對存儲器單元的讀取而升高，當讀出放大器6開始操作時在計時T3處產生電勢差ΔV。讀出放大器6放大作為輸入而接收的這個電勢差。一般而言，鐵電體的特性具有很大的製造差異，並且溫度和電源相關性也很強。此外，節點OUT與OUTX的電勢的波形還受存儲器單元的電容器F1與F2和電容器C1與C2之間的相對差異影響。
如果由於製造差異或溫度和電源相關性，使得存儲器單元的電容器F1和F2大於設計規格，則節點OUT與OUTX的電勢可能過度升高，如圖4所示。在這種情況下，對應於讀取數據「1」的節點OUT的電勢超過VDD(例如，3V)而在接近VDD+0.6V處飽和。這是因為預讀出放大器2中的Pch-MOS電晶體P1的背柵極(back gate)接地，源/漏極和背柵極之間的PN結響應於試圖超過+0.6V的源/漏極的電勢而變成正嚮導通，這產生電流流動，該電流防止源/漏極的電勢升高。即，節點MINUS的電勢沒有超過接近於VDD+0.6V的某個點，並且節點OUT的電勢沒有升高超過接近於VDD+0.6V的某個點。
另一方面，對應於讀取數據「0」的節點OUTX的電勢繼續隨時間升高，因為在達到飽和點之前還有一段距離。
如果計時T3定位在如圖4所圖示的位置，則在鎖存計時T3處只獲得了比較小的電勢差ΔV，而在早於鎖存時間T3的計時處產生了足夠大的電勢差ΔV′。在這種情況下，讀出放大器6由於接收較小的電勢差，可能錯誤地讀出數據。而且，讀出放大器6是鎖存類型讀出放大器，因此它的增益最大約VDD/2。當如圖4所示，兩個輸入都接近於VDD時，增益很小，導致了錯誤讀出的可能性增加。
因此，需要提供一種半導體存儲器器件，在其中，響應於鐵電體的溫度和電源相關性和/或製造差異來調節鎖存計時，以提供以在不靠近VDD的位置處的足夠大電勢差來執行的鎖存操作。
本申請基於2003年10月23日向日本專利局遞交的在先日本專利申請No.2003-363370，並且要求了該申請的優先權，該申請的全部內容在這裡作為參考而被引入。
發明內容
本發明的一般目標是提供一種半導體存儲器器件，其基本上避免了由現有技術的局限和缺點引起的一個或多個問題。
在下文的說明中將描述本發明的特徵和優點，並且其中的部分通過說明和附圖將變得明顯，或者可以通過根據下述說明中提供的教導來實踐本發明可以了解所述特徵和優點。通過在本說明書中特別指出的半導體器件，可以實現並獲得本發明的目標和其它特徵與優點，並且在說明書中以完整、清楚、簡明和確切的術語描述了所述半導體器件，使得本領域普通技術人員能夠實踐本發明。
為了實現根據本發明目的的這些和其它優點，本發明提供了一種半導體存儲器器件，包括存儲器單元；信號線，其上有可響應於從所述存儲器單元讀取的數據的電勢；電勢檢測電路，其響應於檢測到所述信號線上的電勢超過預定電勢，而輸出檢測信號；和讀出放大器，其響應於所述檢測信號而放大所述信號線上的電勢。
在上述的半導體存儲器器件中，所述電勢檢測電路檢測到響應於讀取數據的電勢超過所述預定電勢，並且所述讀出放大器在響應於該檢測的計時處放大所述數據(即，執行鎖存操作)。因此，鎖存操作在數據電勢升高過快的較早計時處執行，在數據電勢正常升高的標準計時處執行，並且在數據電勢升高過慢的較晚計時處執行。由此規定，根據鐵電體的溫度與電源相關性和/或製造差異來調節鎖存計時，從而通過鎖存住具有在不靠近VDD位置處的足夠大電勢差的讀出放大器輸入，實現準確的數據讀出。
通過下文詳細的描述同時參考附圖，本發明的其它目標和特徵將變得明顯。
圖1是示出了現有技術鐵電存儲器的結構示例的示圖；圖2是示出了用於解釋圖1的現有技術電路操作的信號波形的示圖；圖3是圖2中示出的鎖存驅動信號SAPOWER和節點OUT與OUTX的波形的擴大示圖；圖4是示出了節點電勢顯現過度升高情形的示圖；圖5是示出了根據本發明的鐵電存儲器的結構示例的方框圖；圖6是示出了圖5的鎖存驅動信號SAPOWER和節點OUT與OUTX的電壓波形的示圖；
圖7是示出了當節點OUT與OUTX的電勢由於存儲器單元電容器的溫度與電源相關性和/或製造差異而變化時，用於圖示根據本發明的鎖存驅動信號SAPOWER的計時的信號波形的示圖；圖8是示出了根據本發明的鐵電存儲器的詳細結構示例的電路圖；圖9是示出了用於解釋圖8的電路操作的信號波形的示圖；圖10是示出了圖8中所示的施密特(Schmitt)觸發電路的輸入—輸出特性的示圖；圖11是示出了施密特觸發電路的另一個結構示例的電路圖；圖12是示出了圖11的施密特觸發電路的輸入—輸出特性的示圖；圖13是示出了根據本發明的鐵電存儲器的結構變化的方框圖；圖14是示出了用於解釋圖13的電路操作的信號波形的示圖。
具體實施例方式
在下文中，將參考附圖描述本發明的多個實施例。
圖5是示出了根據本發明的鐵電存儲器的結構示例的方框圖。在圖5中，與圖1相同的元件用相同的標號指代，並且將省略對它們的描述。
圖5中示出的電路是與讀取鐵電存儲器相關的部分，並且包括2T2C類型(2電晶體與2電容器類型)存儲器單元1、預讀出放大器2、預讀出放大器3、讀出放大器6、施密特觸發電路7、施密特觸發電路8和NAND(與非)電路9。在圖5所圖示的本發明中，施密特觸發電路7與8行使電勢檢測裝置的功能，以檢測節點OUT與OUTX各自的電勢達到預定電勢的事件。響應於檢測到這樣的事件，施密特觸發電路7與8產生鎖存驅動信號SAPOWER，其開始讀出放大器6的鎖存操作。
具體地說，施密特觸發電路7與8被分別連接到預讀出放大器2與3的節點OUT與OUTX，並且各自的輸出TRG1與TRG2作為鎖存驅動信號SAPOWER通過NAND門9被提供給讀出放大器6。施密特觸發電路7與8的輸出是負邏輯，因此在節點OUT和OUTX升高之前，各自的輸出TRG1與TRG2為高(HIGH)。在這種條件下，從NAND門9輸出的鎖存驅動信號SAPOWER為低(LOW)。在開始讀取操作之後，節點OUT的電勢例如達到施密特觸發電路的輸入的正躍遷(transition)閾值，使得輸出TRG1從高變為低。作為響應，鎖存驅動信號SAPOWER變為高，使得讀出放大器6開始操作。
圖6是示出了圖5的鎖存驅動信號SAPOWER和節點OUT與OUTX的電壓波形的示圖。
圖6圖示了這樣一種情況，其中由於存儲器單元電容器的溫度與電源相關性和/或製造差異，引起節點OUT與OUTX的電勢過度升高。如前所述，節點OUT飽和，因此在由虛線示出的現有技術鎖存驅動信號SAPOWER的計時T3處，電勢差ΔV很小。而且，節點OUT與OUTX的電勢都靠近VDD，讀出放大器6在那裡具有較小的增益。在本發明中，當節點OUT的電勢達到施密特觸發電路7的輸入的正躍遷閾值VSCHMITT時，在計時T3′處產生鎖存驅動信號SAPOWER。作為響應，在鎖存計時(T3′)處獲得大電勢差ΔV′的同時，讀出放大器6開始操作。此外，由於節點OUT與OUTX的電勢接近VDD/2，所以讀出放大器6提供了足夠的增益。
圖7是示出了當節點OUT與OUTX的電勢由於存儲器單元電容器的溫度與電源相關性和/或製造差異而變化時，用於圖示根據本發明的鎖存驅動信號SAPOWER的計時的信號波形的示圖。
點劃線圖示了節點OUT與OUTX的電勢相對較高的情況，實線示出了這些電勢處於標準級別的情況，而虛線描述了這些電勢相對較低的情況。在這些情況的任何一種中，當節點OUT與OUTX的任何一個達到施密特觸發電路的輸入的正躍遷閾值VSCHMITT時，產生鎖存驅動信號SAPOWER，從而在適當計時處開始讀出放大器的鎖存操作。
圖8是示出了根據本發明的鐵電存儲器的詳細結構示例的電路圖。在圖8中，與圖1和圖5相同的那些元件與相同的標號指代。
圖8中示出的電路是與讀取鐵電存儲器相關的部分，並且包括2T2C類型(2電晶體與2電容器類型)存儲器單元1、預讀出放大器2、預讀出放大器3、Vth產生電路4、負電壓產生電路5、讀出放大器6、施密特觸發電路7、施密特觸發電路8和NAND電路9。
在實際的結構中，以矩陣形式布置了多個存儲器單元1。然而為了簡化說明，圖8中僅示出了一個單元。在存儲器單元1中，提供有字線WL、板線PL、位線BL和BLX、訪問電晶體N1和N2以及鐵電電容器F1和F2。
預讀出放大器2包括開關S1與S3、Pch-MOS電晶體P1和電容器C1與C3。預讀出放大器3包括開關S2與S4、Pch-MOS電晶體P2和電容器C2與C4。讀出放大器6包括Pch-MOS電晶體P3-P7、Nch-MOS電晶體N3-N7、開關S5與S6以及反相器I1。
施密特觸發電路7包括Pch-MOS電晶體P8-P10和Nch-MOS電晶體N8。施密特觸發電路8包括Pch-MOS電晶體P11-P13和Nch-MOS電晶體N9。
圖9是示出了用於解釋圖8的電路操作的信號波形的示圖。在下文中，將參考圖9給出對圖8的電路的操作的描述。
圖9示出了這樣一種情況，其中由於存儲器單元電容器的溫度與電源相關性和/或製造差異，引起節點OUT與OUTX的電勢過度升高。數據「1」存儲在鐵電電容器F1中，而數據「0」存儲在鐵電電容器F2中。在圖9中，直到計時T1處開關S1與S2處於接通(即，閉合)狀態，因此位線BL與BLX被固定在地電勢GND。在計時T1之後，開關S1與S2關斷(即，打開)，因此位線BL與BLX被釋放。當Pch-MOS電晶體P1與P2的源極(即，位線BL與BLX)處於地電勢GND時，Vth產生電路4產生等於Vth(MOS閾值)的電勢。該電勢低於GND。
負電壓產生電路5產生負電勢VMINUS。例如，該負電勢VMINUS是-3 V。直到計時T1處開關S3與S4處於接通狀態，從而將Pch-MOS電晶體P1與P2的漏極(即，節點MINUS與MINUSX)設定為負電勢VMINUS。在計時T1之後，開關S3與S4關斷，因此節點MINUS與MINUSX被釋放。從計時T1到計時T2，藉助於電容器C1與C2，節點MINUS與MINUSX的電勢維持在負電勢VMINUS。
在計時T2處，字線WL和板線PL變換到VDD(例如，3V)。接通了訪問電晶體N1與N2，並且一個正電壓被施加到鐵電電容器F1與F2。由於存有數據「1」的鐵電電容器F1接收的電壓具有與在寫入操作中使用的極性相反的極性，因此由於反向極化，很大數量的相反的電荷流入位線BL。作為響應，位線BL的電勢試圖升高。由於Vth正被施加到Pch-MOS電晶體P1的柵極，所以即使位線BL的電勢的些微增加也會使得Pch-MOS電晶體P1接通。因此，等於所述相反的電荷的電荷從位線BL流入節點MINUS，維持位線BL的電勢接近於GND。響應於相反的電荷的輸入，由電容器C1來保持穩定的節點MINUS的電勢顯著升高，如圖9所示。
另一方面，施加到存有數據「0」的鐵電電容器F2的電壓具有與寫入操作中使用的極性相同的極性，沒有產生反向極化。在這種情況下，比較少的電荷流入位線BLX。作為響應，位線BLX的電勢試圖升高。由於Vth正被施加到Pch-MOS電晶體P2的柵極，所以即使位線BLX的電勢的些微增加也會使得Pch-MOS電晶體P2接通。因此，電荷從位線BLX流入節點MINUSX，維持位線BLX的電勢接近於GND。隨著電荷的流入，由電容器C2來保持穩定的節點MINUSX的電勢升高，如圖9所示。由於所存儲的數據是「0」，所以節點MINUX的電勢的升高小於節點MINUS的電勢的升高。
直到計時T1處讀出放大器6的開關S5與S6都處於接通狀態，因此直到計時T1處，電容器C3與C4各自的終端OUT與OUTX都被固定到GND。如上所述，直到計時T1處，電容器C3與C4的相對端MINUS與MINUSX都被固定到負電勢VMINUS。在計時T1之後，開關S5與S6都被關斷，因此節點OUT與OUTX被釋放。由於電容器C3與C4保持它們各自相對端之間的電勢差，因此節點OUT與OUTX的電勢各自以和節點MINUS與MINUSX的電勢變化相同的方式進行變化。因此，節點OUT與OUTX的電勢波形分別與節點MINUS與MINUSX的電勢波形相同，電勢向上平移了|VMINUS|，這使得在以地電勢GND作為參考的情況下獲得了正電勢。
施密特觸發電路7與8的輸入被分別連接到節點OUT與OUTX。在初始狀態下，節點OUT與OUTX處於地電勢GND，而施密特觸發電路7與8的輸出TRG1和TRG2為高。在這種情況下，作為NAND門9的輸出的鎖存驅動信號SAPOWER為低。
在開始了讀取操作之後，節點OUT與OUTX的電勢升高。在圖9所示出的示例中，節點OUT第一個在計時T3′處達到施密特觸發電路7的輸入的正躍遷閾值VSCHMITT。作為響應，輸出TRG1從高變為低，而作為NAND門的輸出的鎖存驅動信號SAPOWER變為高。節點OUT與OUTX呈現平緩的增加。即使這些節點波動到一定程度，通過在輸出一旦出現改變之後檢測輸入的微小波動，施密特觸發電路7與8不改變它們的輸出。即，沒有抖動(chattering)發生。稍後將詳細描述施密特觸發電路的操作。
讀出放大器6是鎖存類型讀出放大器，其鎖住節點OUT與OUTX作為它的輸入，並且將輸入放大到VDD和GND。MOS電晶體P4、P5、N4與N5一起構成互相交叉耦合的兩個反相器。MOS電晶體P3與N3用作為開關，用於斷開這兩個反相器與電源之間的連接。MOS電晶體P6、N6、P7與N7是傳輸門。
直到計時T3處，鎖存驅動信號SAPOWER為低，因此互相交叉耦合的兩個反相器沒有與電源連接，被置於浮動狀態。傳輸門接通，因此節點OUT與OUTX各自耦合到位於交叉耦合點的節點SAOUT與SAOUTX。當鎖存驅動信號SAPOWER在計時T3處變為高時，傳輸門變為非導通，並且兩個交叉耦合的反相器接通。作為響應，節點SAOUT與SAOUTX的電勢在VDD和GND之間儘可能地放大。這些放大的信號用作讀取輸出。
通過這種方式，施密特觸發電路7與8檢測節點OUT與OUTX的電勢以產生鎖存驅動信號SAPOWER，從而在適當計時處開始讀出放大器的鎖存操作，即使節點OUT與OUTX的電勢快速升高。應當認識到，即使以和上述示例相對的方式在鐵電電容器F1中存儲數據「0」並且在鐵電電容器F2中存儲數據「1」，在讀取操作中的開關操作和放大操作也與上述操作相同。還應當認識到，電容器C1-C4還可以是鐵電電容器。
圖10是示出了圖8中所示的施密特觸發電路的輸入—輸出特性的示圖。施密特觸發電路8也具有與圖10所圖示的相同的輸入—輸出特性。
當施密特觸發電路7的輸入為低時，Pch-MOS電晶體P8與P9接通，而Nch-MOS電晶體N8關斷，從而設定輸出為高。由於輸出為高，所以Pch-MOS電晶體P10關斷。由於Pch-MOS電晶體P10關斷，圖示的電路作為反相器操作。當輸入升高時，根據反相器的輸入—輸出特性，輸出下降。這種情況的閾值是輸入的正躍遷閾值VSCHMITT。一旦輸出被設定為低，Pch-MOS電晶體P10接通以拉下節點10的電勢。這關斷Pch-MOS電晶體P9。因此，即使輸入電勢下降並且變得略低於閾值VSCHMITT，輸出也不返回到高。當輸入在正躍遷之後為高時，Pch-MOS電晶體P8與P9關斷，而Nch-MOS電晶體N8接通。
在下文中，將描述有關輸入的負躍遷的操作。由於起初Pch-MOS電晶體P10接通，作為Pch-MOS電晶體P9的源節點的節點10的電勢被拉下。為了接通Pch-MOS電晶體P9，輸入電勢需要有足夠大的下降以通過Pch-MOS電晶體P8上拉節點10的電勢。因此，輸入的負躍遷閾值低於VSCHMITT。當輸入電勢變得低於輸入的負躍遷閾值時，輸出被設定為高。作為響應，Pch-MOS電晶體P10變得非導通，並且Pch-MOS電晶體P8與P9接通，而Nch-MOS電晶體N8關斷。由於Pch-MOS電晶體P10非導通，所以輸出不改變，即使輸入電勢變得略高於輸入的負躍遷閾值。
圖11是示出了施密特觸發電路的另一個結構示例的電路圖。圖12是示出了圖11的施密特觸發電路的輸入—輸出特性的示圖。
圖11中示出的施密特觸發電路7A具有眾所周知且廣泛應用的電路結構。施密特觸發電路7A包括Pch-MOS電晶體P8-P10和Nch-MOS電晶體N8、N20與N21。當比較示出了圖11的施密特觸發電路7A的輸入—輸出特性的圖12和示出了施密特觸發電路7的輸入—輸出特性的圖10時，可以理解，施密特觸發電路7具有相對較低的正躍遷閾值VSCHMITT。這是因為在輸入正躍遷時的操作與反相器的操作相同。
如上所述，讀出放大器6是鎖存類型讀出放大器，並且當輸入電勢約VDD/2時其增益最大。如果正躍遷閾值VSCHMITT需要被設定在該電勢附近，則可以使用圖8中示出的施密特觸發電路7與8的結構。如果正躍遷閾值VSCHMITT可以被設定為較高的電勢，則可以使用圖11的施密特觸發電路7A。
圖13是示出了根據本發明的鐵電存儲器的結構變化的方框圖。在圖13中，與圖5相同的那些元件以相同的標號指代，並且省略了對他們的說明。
圖13中示出的電路與圖5的結構不同之處在於提供了延遲電路11。NAND門9的輸出TRG3作為鎖存驅動信號SAPOWER通過延遲電路11被提供給讀出放大器6。
圖14是示出了用於解釋圖13的電路操作的信號波形的示圖。圖14圖示了這樣一種情況，其中，由於存儲器單元電容器的溫度與電源相關性和/或製造差異，引起節點OUT與OUTX的電勢過度升高。與圖6的情況相似，節點OUT飽和，因此在計時T3處，電勢差ΔV較小。當節點OUT達到施密特觸發電路7的輸入的正躍遷閾值VSCHMITT時，施密特觸發電路7的輸出TRG1變為低，使得NAND門9的輸出TRG3被設定為高。這個到高的變化表現為在通過延遲電路11的預定延遲之後的鎖存驅動信號SAPOWER到高的變化。
如圖14所示，節點OUT與OUTX之間的電勢差在計時T3″附近達到它的最大值，在那裡節點OUT飽和。因此，如果讀出放大器6的增益改變的影響不是非常大，則期望在計時T3″處開始鎖存操作。然而在該計時處，節點OUT的電勢高於VDD(例如，3V)。令人遺憾的是，施密特觸發電路的閾值VSCHMITT不能設定為高於VDD。考慮到這點，圖13的結構檢測節點OUT在計時T3′處達到閾值VSCHMITT的事件，並且在等待了預定時間段之後，鎖存驅動信號SAPOWER在計時T3″處被設定為高。以此規定，讀出放大器6成功地檢測到大於計時T3′處的電勢差ΔV′的電勢差ΔV″，從而以可靠的方式避免了錯誤讀出。
此外，本發明不限於這些實施例，在不脫離本發明的範圍的情況下，可以進行各種變化和修改。
權利要求
1.一種半導體存儲器器件，包括存儲器單元；信號線，其上有可響應於從所述存儲器單元讀取的數據的電勢；電勢檢測電路，其響應於檢測到所述信號線上的所述電勢超過預定電勢，而輸出檢測信號；和讀出放大器，其響應於所述檢測信號而放大所述信號線上的所述電勢。
2.如權利要求1所述的半導體存儲器器件，其中所述存儲器單元包括用於存儲互補數據的兩個鐵電電容器，並且所述信號線包括對應於所述兩個鐵電電容器的兩條信號線，並且其中所述電勢檢測電路包括兩個電勢檢測電路，分別用於所述兩條信號線的每個，並且當所述兩個電勢檢測電路的任何一個輸出所述檢測信號時，所述讀出放大器開始放大在所述兩條信號線上的數據。
3.如權利要求1所述的半導體存儲器器件，還包括位線，其上有可響應於從所述存儲器單元讀取的數據的電勢；和預讀出放大器，其放大在所述位線上的所述電勢，以提供給所述信號線。
4.如權利要求1所述的半導體存儲器器件，其中所述電勢檢測電路是施密特觸發電路。
5.如權利要求4所述的半導體存儲器器件，其中所述施密特觸發電路關於輸入正躍遷的輸入—輸出特性與包括了串聯的Pch-MOS電晶體與Nch-MOS電晶體的反相器的輸入—輸出特性相同。
6.如權利要求1所述的半導體存儲器器件，還包括延遲電路，其延遲從所述電勢檢測電路輸出的所述檢測信號，以提供給所述讀出放大器。
7.一種半導體存儲器器件，包括存儲器單元，包括用於存儲互補數據的兩個鐵電電容器；兩條位線，每條都通過電晶體連接到所述兩個鐵電電容器中的對應的一個；兩個預讀出放大器，每個都耦合到所述兩條位線中的對應的一條；兩個電勢檢測電路，每個都耦合到所述兩個預讀出放大器中的對應的一個的輸出，以響應於檢測到所述兩個預讀出放大器中的對應的一個的輸出超過預定電勢，而輸出檢測信號；和讀出放大器，耦合到所述兩個預讀出放大器的輸出，以響應於從所述兩個電勢檢測電路的任何一個輸出的所述檢測信號而開始放大操作。
8.如權利要求7所述的半導體存儲器器件，其中所述電勢檢測電路是施密特觸發電路。
9.如權利要求8所述的半導體存儲器器件，其中所述施密特觸發電路關於輸入正躍遷的輸入—輸出特性與包括了串聯的Pch-MOS電晶體與Nch-MOS電晶體的反相器的輸入—輸出特性相同。
10.如權利要求7所述的半導體存儲器器件，還包括延遲電路，其延遲從所述電勢檢測電路輸出的所述檢測信號，以提供給所述讀出放大器。
全文摘要
本發明公開了一種半導體存儲器器件，包括存儲器單元；信號線，其上有可響應於從所述存儲器單元讀取的數據的電勢；電勢檢測電路，其響應於檢測到所述信號線上的電勢超過預定電勢，而輸出檢測信號；和讀出放大器，其響應於所述檢測信號而放大所述信號線上的電勢。
文檔編號G11C11/22GK1610002SQ20041000605
公開日2005年4月27日 申請日期2004年2月27日 優先權日2003年10月23日
發明者福士功, 川島將一郎 申請人:富士通株式會社