電子封裝件及半導體基板的製作方法

2023-05-16 17:51:22 3

本發明有關一種半導體封裝件，特別是指一種能提高產品合格率的電子封裝件及所應用的半導體基板。

背景技術：

隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域的技術繁多，例如晶片尺寸構裝(chipscalepackage，簡稱csp)、晶片直接貼附封裝(directchipattached，簡稱dca)或多晶片模組封裝(multi-chipmodule，簡稱mcm)等覆晶型封裝模組、或將晶片立體堆迭化整合為三維集成電路(3dic)晶片堆迭模組。

圖1為現有3dic式半導體封裝件1的剖面示意圖。如圖1所示，將多個半導體晶片11通過多個焊錫凸塊110設於一矽中介板(throughsiliconinterposer，簡稱tsi)10上，且形成一封裝層12於該矽中介板10上，以包覆該半導體晶片11，其中該矽中介板10具有多個導電矽穿孔(through-siliconvia，簡稱tsv)100及形成於該導電矽穿孔100上並電性連接這些焊錫凸塊110的線路重布層(redistributionlayer，簡稱rdl)101，以令該矽中介板10通過這些導電矽穿孔100與多個導電元件130結合至一封裝基板13上，並以底膠14包覆這些導電元件130。

然而，現有半導體封裝件1中，該矽中介板10的四個角落皆為直角，如圖1』所示，故該矽中介板10於封裝後，會因應力集中而在各角落形成較大的晶片角落應力(diecornerstress)，使其與該封裝層12之間會產生強大的應力，如圖1』所示的虛線圓圈處s，導致該矽中介板10會沿四個角落處發生破裂(crack)、或因熱膨脹係數(coefficientofthermalexpansion，簡稱cte)不匹配(mismatch)而與該封裝層12分離，即產生脫層(delaminating)問題，造成該矽中介板10無法有效電性連接該半導體晶片11或無法通過可靠度測試，致使產品的合格率不佳。

此外，於封裝後，該矽中介板10的四個角落與該底膠14之間也會產生強大應力，如圖1所示的虛線圓圈處k，導致該矽中介板10會沿四個角落處發生破裂或與該底膠14發生分離，致使產品的合格率不佳。

因此，如何克服上述現有技術的種種問題，實已成目前亟欲解決的課題。

技術實現要素：

鑑於上述現有技術的種種缺失，本發明提供一種電子封裝件及半導體基板，以避免該半導體基板發生破裂或脫層的問題。

本發明的半導體基板，其包括：一基板本體，其具有至少一側面；以及至少一突出結構，其自該基板本體的側面向外延伸。

本發明還提供一種電子封裝件，其包括：半導體基板，其包含有一基板本體及自該基板本體的側面向外延伸的至少一突出結構；電子元件，其設於該半導體基板上；以及封裝層，其形成於該半導體基板上以包覆該電子元件。

前述的電子封裝件中，該半導體基板具有多個線路，以令該電子元件電性連接該線路。

前述的電子封裝件中，還包括封裝基板，其接置於該半導體基板用於設有該電子元件的另一側上。又包括形成於該封裝基板與該半導體基板間的底膠。

前述的電子封裝件及半導體基板中，該基板本體具有多個該側面，其交會形成有角落，以令該突出結構形成於該角落上。

前述的電子封裝件及半導體基板中，該突出結構與該基板本體一體成形。

前述的電子封裝件及半導體基板中，該突出結構的輪廓由直線、曲線或其二者的組合所構成。

前述的電子封裝件及半導體基板中，該突出結構包含有一連接該基板本體側面的頸部與一連接該頸部的頭部。

由上可知，本發明的電子封裝件及半導體基板中，主要通過該突出結構的設計，以分散該半導體基板與該封裝層(或底膠)之間的應力，使該半導體基板消除應力集中於角落的問題，故能避免該半導體基板於封裝後發生破裂或脫層等問題，因而能提高產品合格率。

此外，該突出結構自該基板本體的側面向外延伸，故該突出結構不會佔用該基板本體的原本預定區域(如布設線路或設置電極墊的區域)，使該半導體基板的原本預定可用區域與性能均不受影響。

附圖說明

圖1為現有半導體封裝件的剖面示意圖；

圖1』為圖1的半導體封裝件省略底膠的上視示意圖；

圖2為本發明的半導體基板的上視示意圖；

圖2』為圖2的另一實施例；

圖2a至圖2d為圖2的不同實施例的局部放大圖；

圖3為本發明的半導體基板的製法的上視示意圖；

圖4為本發明的電子封裝件的剖面示意圖；以及

圖5為本發明的電子封裝件的製法的上視示意圖。

符號說明：

1半導體封裝件

10矽中介板

100導電矽穿孔

101線路重布層

11半導體晶片

110焊錫凸塊

12,42封裝層

13,43封裝基板

130,402,430導電元件

14,44底膠

2,2』,40半導體基板

20,20』,40』基板本體

20a,20a』,40c側面

20b角落

21突出結構

21a頸部

21b頭部

210,210』直線

211曲線

3,5整版面板塊

30,50預切割道

30』,50』切割道

30」,50」預切割道材質

4電子封裝件

40a第一表面

40b第二表面

400導電穿孔

401線路重布結構

41電子元件

41a作用面

41b非作用面

410電極墊

w寬度

s,k虛線圓圈處。

具體實施方式

以下通過特定的具體實施例說明本發明的實施方式，本領域技術人員可由本說明書所揭示的內容輕易地了解本發明的其他優點及功效。

須知，本說明書所附圖所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供本領域技術人員的了解與閱讀，並非用以限定本發明可實施的限定條件，故不具技術上的實質意義，任何結構的修飾、比例關係的改變或大小的調整，在不影響本發明所能產生的功效及所能達成的目的下，均應仍落在本發明所揭示的技術內容得能涵蓋的範圍內。同時，本說明書中所引用的如「上」、「第一」、「第二」及「一」等用語，也僅為便於敘述的明了，而非用以限定本發明可實施的範圍，其相對關係的改變或調整，在無實質變更技術內容下，當也視為本發明可實施的範疇。

圖2為本發明的半導體基板2的上視示意圖。如圖2所示，所述的半導體基板2包括有一基板本體20以及多個突出結構21。

所述的基板本體20為含矽的板體，例如，矽中介板(throughsiliconinterposer，簡稱tsi)、主動晶片、被動晶片或玻璃基板。

於本實施例中，該基板本體20具有四個側面20a，如圖2所示的矩形輪廓。

所述的突出結構21自該基板本體20的側面20a向外延伸。

於本實施例中，該基板本體20的四個側面20a於其交會處形成有四個角落20b，以令各該突出結構21對應形成於各該角落20b上。

此外，該突出結構21包含有一連接該基板本體20的頸部21a與一連接該頸部21a的頭部21b，且該突出結構21的輪廓由直線210,210』、曲線211或其二者的組合所構成，如圖2a至圖2d所示。具體地，如圖2a及圖2d所示，該頸部21a呈鈍角多邊形；如圖2b及圖2c所示，該頸部21a呈圓弧形。因此，本實施例的突出結構21由圓弧及/或多邊形所構成。需注意，如圖2a及圖2d所示，該頸部21a的單一側至多十條直線210，以避免變成弧狀。

又，於其它實施例中，如圖2』所示的半導體基板2』，該基板本體20』僅具有一側面20a』，如圓形輪廓，且該突出結構21的位置可依需求形成於該側面20a』的任一處上。

另外，該半導體基板2的製法如圖3所示，先提供一整版面板塊3，且該整版面板塊3包含多個基板本體20及多個預切割道30，且該預切割道30的寬度w約為80至120微米(μm)，再於這些預切割道30上形成光阻層後，以乾式蝕刻方式，如反應性離子蝕刻(reactiveionetching，簡稱rie)或等離子(plasma)方式，形成多個突出結構21及切割道30』，之後移除該光阻層，再沿這些切割道30』進行切單製造方法以分離各該半導體基板2，最後移除該半導體基板2周圍的預切割道材質30」。因此，該突出結構21與該基板本體20一體成形。

本發明的半導體基板2,2』通過該突出結構21的設計，以分散該半導體基板2,2』於後續封裝製造方法中所產生的應力，使該半導體基板2,2』消除應力集中於角落的問題，故能避免該半導體基板2,2』於封裝後發生破裂或脫層的問題，因而能提高產品合格率。

此外，該突出結構21凸出於該基板本體20,20』的側面20a,20a』外，亦即該突出結構21隻佔用預切割道30的區域，故該突出結構21不會佔用該基板本體20,20』的原本預定區域(如布設線路或設置電極墊的區域)，使該基板本體20,20』的原本預定可用面積與性能皆完全不受影響。

圖4為本發明的電子封裝件4的剖面示意圖。如圖4所示，所述的電子封裝件4包括有一半導體基板40、至少一電子元件41以及一封裝層42。

所述的半導體基板40如圖2所述的結構，其基板本體40』定義有相對的第一表面40a與第二表面40b，且該半導體基板40的側面40c鄰接該第一表面40a與第二表面40b，使該突出結構21自該側面40c向外延伸。

於本實施例中，該半導體基板40具有多個線路。例如，該基板本體40』中具有多個貫穿該第一與第二表面40a,40b(即連通該第一與第二表面40a,40b)的導電穿孔400。具體地，該導電穿孔400為導電矽穿孔(through-siliconvia，簡稱tsv)，且該導電穿孔400的兩端面分別齊平該基板本體40』的第一表面40a與第二表面40b。

此外，該半導體基板40的線路也可形成於該基板本體40』的第一表面40a上。例如，進行線路重布層(redistributionlayer，簡稱rdl)製造方法，以形成一線路重布結構401，且該線路重布結構401電性連接各該導電穿孔400。

所述的電子元件41設於該半導體基板40上，且該電子元件41為主動元件、被動元件或其二者組合等，其中，該主動元件為例如半導體晶片，且該被動元件為例如電阻、電容及電感。

於本實施例中，該電子元件41為半導體晶片，其具有相對的作用面41a與非作用面41b，該作用面41a具有多個電極墊410，使該電子元件41以其電極墊410通過含焊錫材料的導電元件402結合於該線路重布結構401上。

所述的封裝層42形成於該半導體基板40上以包覆這些電子元件41與這些導電元件402。

於本實施例中，形成該封裝層42的材質為聚醯亞胺(polyimide，簡稱pi)、幹膜(dryfilm)、環氧樹脂(expoxy)或封裝材。

於另一實施例中，該電子封裝件4亦可包括一封裝基板43，其設於該半導體基板40用於設有該電子元件41的另一側上(即該基板本體40』的第二表面40b上)。具體地，該封裝基板43通過多個導電元件430結合併電性連接該半導體基板40的導電穿孔400，再形成底膠44於該封裝基板43與該半導體基板40之間以包覆這些導電元件430，並於後續製造方法中，形成多個焊球(圖略)於該封裝基板43下側，以供該電子封裝件4結合至一電路板(圖略)上。

另外，該電子封裝件4的製法如圖5所示(圖未示封裝層42)，先提供一整版面板塊5，該整版面板塊5包含多個基板本體40』及多個預切割道50，且該基板本體40』上設有該電子元件41；接著，於這些預切割道50上以蝕刻方式形成多個突出結構21及切割道50』，之後沿這些切割道50』進行切單製造方法以分離各該半導體基板40，最後移除該電子封裝件4周圍的預切割道材質50」。或者，先於該整版面板塊5形成多個突出結構21及切割道50』，再於該基板本體40』上設置電子元件41。

需注意，乾式蝕刻無法蝕刻該封裝層42，故可先形成這些突出結構21及切割道50』，再形成該封裝層42。應可理解地，也可先形成該封裝層42，再以其它方式形成這些突出結構21及切割道50』。

本發明的電子封裝件4通過該突出結構21的設計，以消除該半導體基板40的應力集中，故於封裝後，該半導體基板40不會沿角落處發生破裂，且能避免因熱膨脹係數(cte)不匹配而與該封裝層42(或底膠44)發生分離的問題，因而該半導體基板40得以與該電子元件41及封裝基板43保持正常電性連接，並能通過可靠度測試，致能提高產品合格率。

此外，該突出結構21凸出於該基板本體40』的使用區域外，亦即該突出結構21隻佔用該預切割道50的區域，故該突出結構21不會佔用該基板本體40』的原本預定區域(如布設線路或設置電極墊的區域)，使該半導體基板40的可用面積與性能皆完全不受影響，亦即該基板本體40』的線路布設空間或設置該電子元件41的區域不受影響。

綜上所述，本發明的電子封裝件及半導體基板中，通過該突出結構消除應力集中的問題，以提升產品合格率，且該半導體基板的原本可用區域與性能均不受影響。

上述實施例僅用以例示性說明本發明的原理及其功效，而非用於限制本發明。任何本領域技術人員均可在不違背本發明的精神及範疇下，對上述實施例進行修改。因此本發明的權利保護範圍，應如權利要求書所列。