鎖存電路以及具有鎖存電路的半導體集成電路器件的製作方法
2023-05-16 14:32:46 2
專利名稱：鎖存電路以及具有鎖存電路的半導體集成電路器件的製作方法
技術領域：
本發明涉及具有監控半導體晶片工藝偏差功能的鎖存電路，並涉及包括該鎖存電路的掃描鏈電路。進一步，本發明涉及包括所述掃描鏈電路的半導體集成電路器件，及其工藝偏差判斷方法。
背景技術：
近年來，與半導體集成電路器件的先進微圖案相一致，半導體晶片的工藝偏差已經大量增加，結果，工藝偏差趨向於超出工藝控制，並降低產品的產量。為了提高產量，監控工藝偏差、分析該信息並將其反饋到製造步驟中是非常重要的。
因此，在常規技術中，專用的特性估計元件被安裝在半導體片上，並利用外部提供的測量裝置來測量工藝偏差。然而，由於特性估計元件是形成於劃線道(切割線)上的，所以在封裝之後就不能測量工藝偏差了。另外，不僅需要探測器，還需要大量的測量步驟。
作為解決上述問題的措施，通常第一個建議是能夠高速自動判斷工藝偏差的工藝偏差判斷電路，其在日本出版專利文獻(未審專利出版H11-145237)中已經公開。在此建議中，工藝偏差判斷電路安裝在半導體晶片內，並且可以通過輸出被轉換為二進位信號的、每個半導體晶片的工藝偏差的信息，來測量晶片的工藝偏差。
進一步，在常規情況下，第二個建議是降低工藝偏差的襯底偏壓控制電路。在第二個建議中，在半導體晶片內形成用於監控工藝偏差的器件，並且襯底偏壓被施加到半導體晶片的MOS電晶體的襯底端子，從而改善所述器件的特性。因此，可以降低MOS電晶體的工藝偏差。
然而，如第一種建議中那樣，給每個半導體晶片安裝工藝偏差判斷電路，就變成了增加半導體晶片的尺寸(面積)的一個因素。進一步，因為不具有改善諸如襯底偏壓控制電路等單元的器件，所以由於晶片內的工藝偏差導致第二種建議不能處理在期望操作頻率不工作這樣的缺陷。然而，就上述區域而言，更加難以在半導體晶片內安裝多個工藝偏差判斷電路。因此，第一種建議不可能處理多個工藝偏差。
在第二種建議的結構中，監控電路只有在晶片內的特定點才監控工藝特性。因此，當所述特定點不能反映晶片內的工藝特性時，就會降低校正偏差的效果。
發明內容
因此，本發明的主要目的是在小範圍內容易地實現晶片中工藝偏差的測量，以及能夠在封裝後監控晶片內的工藝偏差。
為了解決上述問題，本發明的鎖存電路包括鎖存單元，由以環狀方式相連接的驅動反相器和反饋反相器構成，其中，至少驅動反相器或反饋反相器包括MOS電晶體；以及與所述鎖存單元的至少一個鎖存節點相連接的電流源，其中，根據鎖存在所述鎖存節點中的數據值中存在或不存在反相來判斷流入所述MOS電晶體的電流與流入所述電流源的電流的幅度關係。
以環狀方式連接驅動反相器和反饋反相器意味著，反饋反相器的輸入端子與驅動反相器的輸出端子相連接，並且驅動反相器的輸入端子與反饋反相器的輸出端子相連接。
將電源電壓作為判斷參考電壓，在該電壓處，在MOS電晶體(判斷目標)的漏極和源極之間流動的設計值(典型)的電流值的特性曲線與電流源的電流值的特性曲線相交。當數據被鎖存時，將電源電壓控制為接近於所述判斷參考電壓。在作為判斷目標的MOS電晶體被構造為具有電流值I(典型)-I(快)的特性曲線的情況與其被構造為具有電流值I(慢)的特性曲線的情況之間，鎖存在鎖存節點中的數據值的反相現象變得不同。亦即，當電源電壓接近判斷參考電壓時，鎖存在鎖存節點中的數據值不反相併保持在那個狀態，或者反相。因此，通過測量存在或不存在數據反相，能夠判斷作為判斷目標的MOS電晶體是被構造為具有電流值I(典型)-I(快)的特性曲線的情況，還是被構造為具有電流值I(慢)的特性曲線的情況。換言之，鎖存在鎖存節點中的數據值中存在或不存在數據反相，反映了鎖存電路中目標MOS電晶體的工藝偏差。需要指出的是，所述鎖存電路也能夠用作常規鎖存單元，並且就技術特徵而言，與常規技術的工藝偏差判斷電路不同。
當本發明的鎖存電路不僅提供有判斷工藝特性的功能，還提供有鎖存數據的功能時，儘管其只具有簡單的電路結構，但是可以輕易地在小區域內實現用於監控工藝偏差的結構。通過將這種鎖存電路應用到掃描鏈電路，可以有效地收集與工藝偏差相關的信息。進一步，通過將與工藝偏差相關的信息應用到襯底控制技術、電源控制技術、以及PCM(工藝控制監控器)，可以提高半導體晶片的產量。
在上述結構中，存在如下實施例所述電流源包括PMOS電晶體，其中所述PMOS電晶體的漏極端子與鎖存節點相連接，所述PMOS電晶體的源極端子與一高電勢側電源相連接，並且所述PMOS電晶體的柵極端子與所述源極端子相連接。在這種情況下，作為判斷目標的MOS電晶體是反相器的NMOS電晶體。
例如，在處於如下情況時作為電流源的PMOS電晶體與驅動反相器的輸出節點相連接並且作為電流源的PMOS電晶體的截止電流(OFF-current)容量為構成驅動反相器的NMOS電晶體的導通電流(ON-current)的設計值(典型)，當鎖存在驅動反相器的輸出節點中的數據值被反相為高電平(High)時，構成驅動反相器的NMOS電晶體恢復成具有小於設計值的電流容量。這意味著NMOS電晶體的工藝被構造為「慢」。進一步，優選地將作為電流源的PMOS電晶體設計為具有長的柵極長度，從而減少工藝偏差的影響。更進一步，需要在電源電壓下進行估計，其中TYP過程中，在該電源電壓下，構成驅動反相器的NMOS電晶體的導通電流和作為電流源的PMOS電晶體的電流值變成相同的值。
進一步，在上述結構中，存在這樣的實施例所述鎖存電路進一步包括低電勢側電源，其中，所述電流源包括NMOS電晶體，其中所述NMOS電晶體的漏極端子與所述鎖存節點相連接，所述NMOS電晶體的源極端子與低電勢側電源相連接，並且所述NMOS電晶體的柵極端子與所述源極端子相連接。在這種情況下，作為判斷目標的MOS電晶體是反相器的PMOS電晶體。因此，通過利用作為電流源的NMOS電晶體，可以減小半導體集成電路器件的布線尺寸。
更進一步，在上述結構中，存在這樣的實施例所述鎖存電路進一步包括高電勢側電源，其中，所述電流源包括PMOS電晶體，所述PMOS電晶體的漏極端子和源極端子與所述高電勢側電源相連接，且所述PMOS電晶體的柵極端子與所述鎖存節點相連接。在這種情況下，作為判斷目標的MOS電晶體是反相器的NMOS電晶體。在這種結構中，由於電流源利用了柵極洩漏電流，所以沒有溫度依賴性。因此，可能監控作為判斷目標的NMOS電晶體的溫度偏差和工藝偏差，從而能夠實現更精確的工藝判斷。
此外，在上述結構中，存在這樣的實施例鎖存電路進一步包括低電勢側電源，其中，所述電流源包括NMOS電晶體，所述NMOS電晶體的漏極端子和源極端子與所述低電勢側電源相連接，且所述NMOS電晶體的柵極端子與所述鎖存節點相連接。在這種情況下，作為判斷目標的MOS電晶體是反相器的PMOS電晶體。在這種結構中，由於電流源沒有溫度依賴性，所以能夠實現更精確的工藝判斷。另外，通過利用作為電流源的NMOS電晶體，可以減小半導體集成電路的布線尺寸。
進一步，在上述結構中，存在這樣的實施例所述鎖存電路進一步包括高電勢側電源，其中所述電流源包括電阻元件，所述電阻元件的一端與所述高電勢側電源相連接，並且所述電阻元件的另一端與所述鎖存節點相連接。因此，可以簡化電流源的布線。
更進一步，在上述結構中，存在這樣的實施例所述鎖存電路進一步包括低電勢側電源，其中所述電源流包括電阻元件，其中所述電阻元件的一端與所述低電勢側電源相連接，並且所述電阻元件的另一端與所述鎖存節點相連接。因此，可以與上述情況一樣，簡化電流源的布線。
此外，在上述結構中，存在這樣的實施例所述鎖存電路包括置於所述電流源和所述鎖存節點之間的MOS電晶體開關，其中所述MOS電晶體開關的漏極端子與所述鎖存節點相連接，所述MOS電晶體開關的源極端子與所述電流源相連接，並且所述MOS電晶體開關的柵極端子是一可控端子。因此，從電流源流向鎖存節點的電流可以由MOS電晶體開關來控制。可以將MOS電晶體開關設置為截止(OFF)，從而降低在操作作為常規鎖存單元的鎖存電路中操作速度的影響，並且可以在判斷工藝偏差時將MOS電晶體開關設置為導通(ON)。該MOS電晶體開關可以由傳輸門、PMOS電晶體或者NMOS電晶體構成。在實際的結構中，考慮開關的洩漏電流和布線尺寸來選擇這些電晶體中的一個。
進一步，在上述結構中，存在這樣的實施例所述電流源被刪去；所述驅動反相器和所述反饋反相器中的至少一個包括豎直堆疊的多個MOS電晶體；並且根據鎖存在所述鎖存單元的鎖存節點中的數據值中存在或不存在反相來判斷所述MOS電晶體的工藝特性。
例如，豎直堆疊的PMOS電晶體的數量越大，PMOS電晶體的導通電流就變得越小。因此，可以將導通電流變成與NMOS電晶體的截止電流等值時的電壓提高。這使得能夠實現更精確的工藝判斷。
更進一步，在上述結構中，存在這樣的實施例所述電流源被刪去；所述驅動反相器和所述反饋反相器中的至少一個包括彼此具有不同柵極長度的NMOS電晶體和PMOS電晶體；並且根據鎖存在所述鎖存單元的所述鎖存節點中的所述數據值中存在或不存在反相來判斷所述NMOS電晶體和所述PMOS電晶體的工藝特性。
例如，通過延長PMOS電晶體的柵極長度，能夠使得PMOS電晶體的導通電流Ion p(典型)的特性曲線與NMOS電晶體的截止電流Ioff n的特性曲線相交。通過利用該相交處的電壓作為判斷參考電壓V1來執行測量，可以根據鎖存在所述鎖存單元中的所述數據值中存在或不存在反相來測量工藝偏差。這使得能夠通過延長PMOS電晶體的柵極長度來減少PMOS電晶體的導通電流中的偏差，並且可以監控NMOS電晶體的工藝偏差。在這種情況下，需要延長NMOS電晶體和PMOS電晶體的柵極長度，從而不被工藝偏差所影響。
本發明的一種掃描鏈電路包括多個相連的掃描觸發器電路，其中每個所述掃描觸發器電路包括主鎖存電路和從鎖存電路；並且包括在至少一個所述掃描觸發器電路中的所述主鎖存電路和所述從鎖存電路中的至少一個由本發明的鎖存電路構成。
因此，可以通過掃描鏈電路輸出由鎖存電路獲得的工藝特性判斷結果，從而可以容易地監控工藝偏差的結果。
進一步，本發明的掃描鏈電路包括多個連接的掃描觸發器電路，其中每個所述掃描觸發器電路包括主鎖存電路、從鎖存電路、本發明的鎖存電路、以及以切換方式輸出多個輸入信號的多路復用器電路，其中，在至少一個所述掃描觸發器電路中，所述主電路的輸出端子與所述多路復用器電路的一個輸入端子相連接，所述鎖存電路的輸出端子與所述多路復用器電路的另一輸入端子相連接，並且所述多路復用器的輸出端子與所述從鎖存電路的輸入端子相連接。
因此，能夠切換常規掃描模式和工藝偏差監控模式。由於模式的切換，所以沒有必要改變掃描觸發器電路的布線。另外，也可以單獨布置鎖存電路，從而可以抑制對掃描觸發器電路的延遲影響。
更進一步，本發明的掃描鏈電路包括多個連接的掃描觸發器電路，其中每個所述掃描觸發器電路包括主鎖存電路、從鎖存電路、本發明的鎖存電路、以及以切換方式輸出多個輸入信號的多路復用器電路，其中，在至少一個所述掃描觸發器電路中，所述主電路的輸出端子與所述從鎖存電路的輸入端子相連接，所述從鎖存電路的輸出端子與所述多路復用器電路的一個輸入端子相連接，本發明的鎖存電路的輸出端子與所述多路復用器電路的另一輸入端子相連接，並且所述多路復用器的輸出端子構成所述掃描觸發器電路的輸出端子。
因此，能夠切換常規掃描模式和工藝偏差監控模式。根據模式的切換，可以單獨布置鎖存電路，從而使得可以抑制對掃描觸發器電路的延遲影響。
此外，本發明的掃描鏈電路包括並聯布置的掃描觸發器電路組、本發明的鎖存電路、以及以切換方式輸出多個輸入信號的多路復用器電路，其中構成掃描觸發器電路組的所述掃描觸發器電路的輸出端子與所述多路復用器電路的一個輸入端子相連接；所述鎖存電路的輸出端子與所述多路復用器電路的另一輸入端子相連接；並且所述多路復用器電路的輸出端子與所述掃描觸發器電路的下一級掃描觸發器電路的掃描輸入端子相連接。
在這種結構中，由於鎖存電路位於掃描觸發器電路之外，所以沒有必要設計作為掃描觸發器電路的新的結構單元，並且增加了鎖存電路布線的多樣性。
在用於利用根據本發明的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路器件的工藝偏差的方法中，將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，然後通過對鎖存在所述鎖存電路中的數據的反相數量進行計數和總計來判斷所述工藝偏差。
希望儘可能多地獲取鎖存在鎖存節點中的數據值，從而提高工藝偏差判斷結果的精確度。在這種情況下，只需要在每參考電源電壓一個電源電壓條件下測量，以便能夠縮短測量所用的時間。
進一步，一種利用根據本發明的掃描鏈電路對該掃描鏈電路所在的半導體集成電路的工藝偏差進行判斷方法，其中，將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，以及將多個不同的判斷參考電壓提供給所述鎖存電路。
因此，能夠通過儘可能多地獲取鎖存在鎖存節點中的數據值來測量每個MOS電晶體中工藝偏差的程度，從而提高工藝偏差判斷結果的精確度。
本發明的半導體集成電路器件包括電路塊，其包括本發明的掃描鏈電路；工藝特性判斷電路，其用於根據鎖存在所述掃描鏈電路的所述鎖存電路中的數據值來判斷所述工藝特性；以及反饋電路，其用於根據由所述工藝特性判斷電路獲得的判斷結果來調整構成所述電路塊的器件的特性。
因此，能夠根據關於工藝偏差的信息來改善構成電路塊的器件的特性。
進一步，本發明的半導體集成電路包括含有本發明的掃描鏈電路的電路塊、工藝特性判斷電路、以及反饋電路，其中，提供多個彼此相連的所述電路塊；所述工藝特性判斷電路根據鎖存在所述多個電路塊的鎖存電路中的數據值來判斷工藝特性；以及對應於每個所述電路塊提供多個所述反饋電路，從而根據由所述工藝特性判斷電路獲得的判斷結果來調整構成每個所述電路塊的器件的特性。
根據這種結構，多個電路塊和多個反饋電路共用單個工藝特性判斷電路。因此，可以減少所安裝的工藝特性判斷電路的數量，並由此使得半導體晶片的尺寸減小。
在上述結構中，存在這樣的實施例工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。這有助於減小半導體晶片的尺寸。
更進一步，本發明的半導體集成電路包括含有本發明的掃描鏈電路的電路塊；以及置於包括所述電路塊的半導體晶片之外的存儲裝置，該存儲裝置用於存儲鎖存在所述掃描鏈電路的所述鎖存電路中的數據值。
因此，作為監控工藝的結果，可以利用鎖存在所述鎖存電路中的數據值來提高半導體製造工藝。進一步，二進位信號是晶片的固有信息，所以它也能夠被用作晶片的ID。
在上述結構中，存在這樣的實施例多個上述半導體集成電路器件置於同一半導體晶片內。根據這種結構，能夠將工藝偏差的結果反饋給所述多個電路塊。
在上述結構中，存在這樣的實施例所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。據此，例如，當判斷出構成半導體集成電路器件的鎖存電路的MOS電晶體的電流大於與其相比的設計值(典型)時，可以降低電路塊的電源電壓，從而有助於保持低電。
更進一步，在上述結構中，存在這樣的實施例所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。根據這種結構，例如，當判斷出構成半導體集成電路器件的鎖存電路的MOS電晶體的電流大於設計值(典型)時，能夠通過將負偏壓施加給電路塊的襯底，來降低電路塊的電流容量，其中電路塊能夠控制包括半導體集成電路器件的襯底。這有助於保持低電。
根據本發明的鎖存電路，能夠實現在小範圍內輕易地監控工藝偏差。通過將鎖存電路應用到掃描鏈電路，能夠有效地收集關於工藝偏差的信息。通過將關於工藝偏差的信息反饋到製造步驟、電源電壓、以及襯底偏壓，可以提高半導體晶片的產量。
本發明的鎖存電路能夠實現在小範圍內輕易地監控工藝偏差，並且可以通過將鎖存電路應用到掃描鏈電路來有效地收集關於工藝偏差的信息。因此，本發明的鎖存電路對於提高半導體晶片的產量以及進一步降低製造費用等是非常有效的。
根據下列對優選實施例和所附權利要求的描述，本發明的其它目的將變得更清楚。通過具體化本發明，熟悉本領域的技術人員將會意識到本發明還存在許多其它優點。
圖1A為示出根據本發明實施例的鎖存電路基本結構的例子的電路圖；圖1B為示出驅動反相器的電流依賴於電源電壓的特性圖；圖2A為示出根據改進例1的鎖存電路的結構的電路圖；圖2B為示出驅動反相器的電流依賴於電源電壓的特性圖；圖3為示出根據改進例2的鎖存電路的結構的電路圖；圖4為示出根據改進例3的鎖存電路的結構的電路圖；
圖5為示出根據改進例4的鎖存電路的結構的電路圖；圖6為示出根據改進例5的鎖存電路的結構的電路圖；圖7為示出根據改進例6的鎖存電路的結構的電路圖；圖8為示出根據改進例7的鎖存電路的結構的電路圖；圖9A為示出根據改進例8的鎖存電路的結構的電路圖；圖9B為示出驅動反相器的電流依賴於電源電壓的特性10A為示出根據改進例9的鎖存電路的結構的電路圖；圖10B為示出驅動反相器的電流依賴於電源電壓的特性圖；圖11為示出根據本發明實施例的掃描觸發器電路構成的第一框圖；圖12為示出根據本發明實施例的掃描觸發器電路構成的第二框圖；圖13為示出根據本發明實施例的掃描觸發器電路構成的第三框圖；圖14為示出根據本發明實施例的掃描觸發器電路構成的第四框圖；圖15A為示出根據本發明實施例的工藝偏差判斷方法中驅動反相器的電流依賴於電源電壓的第一特性圖；圖15B為示出數據值反相的分布的第一表格；圖16A為示出根據本發明實施例的工藝偏差判斷方法中驅動反相器的電流依賴於電源電壓的第二特性圖；圖16B為示出數據值反相的分布的第二表格；圖17為根據本發明實施例的半導體晶片的第一構成圖；圖18為根據本發明實施例的半導體晶片的第二構成圖；圖19為根據本發明實施例的半導體晶片的第三構成圖；圖20為根據本發明實施例的半導體晶片的第四構成圖；圖21為根據本發明實施例的半導體晶片的第五構成圖；圖22為根據本發明實施例的反饋系統的第一構成圖圖23為根據本發明實施例的反饋系統的第二構成圖。
具體實施例方式
以下，將參照附圖描述本發明的優選實施例。
(鎖存電路的結構)圖1A為示出根據本發明實施例的鎖存電路基本結構的例子的電路圖。該鎖存電路具有鎖存單元(常規操作)的功能和工藝偏差監控電路的功能。鎖存電路的驅動反相器DI由PMOS電晶體QP1和NMOS電晶體QN1構成。柵極標記有圓圈的MOSFET是P溝道類型，而柵極沒有標記圓圈的MOSFET是N溝道類型。FI是鎖存單元中的反饋反相器。TG是傳輸門，其由時鐘信號導通或斷開。I1是電流源。電流源I1與鎖存節點相連接，而鎖存節點連接驅動反相器DI的輸出端和反饋反相器FI的輸入端。換言之，鎖存電路包括鎖存單元，而鎖存單元由以環狀方式連接的驅動反相器DI和反饋反相器FI、以及與鎖存單元的鎖存節點a1相連接的電流源I1構成。
鎖存電路還包括鎖存單元(驅動反相器DI、反饋反相器FI和傳輸門TG)之外的電路元件。然而，在下面的描述中將省略鎖存單元之外的電路元件的解釋。進一步，將通過假設傳輸門為導通且數據被鎖存在鎖存單元中來提供下面的解釋。
接著，將描述通過圖1A結構的鎖存電路來計算工藝偏差的操作。鎖存電路為這種結構，即來自電流源I1的電流流入鎖存節點a1。因此，數據被鎖存在鎖存電路中，使得鎖存節點a1變為低電平(Low)而鎖存節點a2變為高電平(High)。圖1B示出了在如上所述數據被鎖存的狀態下，電流源I1、PMOS電晶體QP1以及NMOS電晶體QN1中電流的電壓依賴性。
Th1是電流源I1中電流值的設計值。Ion_n(典型)是NMOS電晶體QN1中設計值的電流值的特性曲線。Ion_n(快)是當閾值電壓設置得低於標準以便能進行高速操作時的電流值的特性曲線。Ion_n(慢)是當閾值電壓設置得高於標準以處於低速操作時的電流值的特性曲線。Ioff_P是PMOS電晶體QP1中的截止電流特性曲線。Ion_n(典型)的特性曲線與電流源I1的設計值Th1相交處的電源電壓，被認為是判斷參考電壓V1。
首先，將描述假設當數據被鎖存時電源電壓下降到判斷參考電壓V1的情況。在該情況下，當NMOS電晶體QN1被構造為處於如Ion_n(快)特性曲線中的電流值的狀態時，由於電流值的特性曲線Ion_n(快)高於電流源I1的電流值Th1，所以鎖存節點a1的電勢不會增加而保持低電平。同時，當NMOS電晶體QN1被構造為處於如Ion_n(慢)特性曲線中的電流值的狀態時，由於電流值的特性曲線Ion_n(慢)低於電流源I1的電流值Th1，所以鎖存節點a1的電勢增加並從低電平反相為高電平。
此處，構成驅動反相器DI的NMOS電晶體QN1是判斷目標。因此，根據被鎖存在鎖存節點a1的數據值中存在或不存在反相來判斷流入作為判斷目標的NMOS電晶體QN1電流值與流入電流源I1的電流值Th1之間的幅度關係。
與此類似，在本實施例中，通過利用由工藝偏差引起的數據鎖存狀態中的變化來測量MOS電晶體的工藝偏差。具體地，將流入電流源I1的電流值和流入MOS電晶體(在這裡為NMOS電晶體QN1)的電流值作為直流進行比較，然後測量MOS電晶體的工藝偏差。
在圖1A所示的電路結構中，監控NMOS電晶體QN1的工藝偏差。在反饋反相器FI中也產生工藝偏差。然而，由NMOS電晶體QN1的工藝偏差引起的鎖存節點a1中電勢的波動，與由反饋反相器FI的工藝偏差引起的電勢波動相比足夠大。因此，反饋反相器FI中的工藝偏差不會影響鎖存節點a1中電勢的波動，除非反饋反相器FI的MOS電晶體的導通電流與截止電流的比pf不是特殊值。
為了實現高精確度的測量，可以增加反饋反相器FI的MOS電晶體的柵極長度或柵極寬度。進一步，可以設計電流源I1，使得驅動反相器DI中PMOS電晶體QP1的截止電流的電流值Ioff_p充分小於電流源I1的電流值Th1。通過這麼做，可以忽略PMOS電晶體QP1中工藝偏差的影響。
與此類似，通過利用具有圖1A中所示電路結構的鎖存電路，可以在小範圍內輕鬆地測量工藝偏差。在圖1A所示的電路結構中，儘管電流源I1與鎖存節點a1相連接，通過將電流源I1連接到鎖存節點a2也可以實現相同的測量。這與下面所要描述的圖2-圖8中所示的電路結構的情況相同。
(鎖存電路的改進例1)在圖2A所示的電路結構中，用由PMOS電晶體構成的電流源I2代替圖1中的電流源I1。電流源(PMOS電晶體)I2的漏極端子連接到鎖存節點a1，而源極端子和柵極端子連接到高電勢側電源。因此，電流源(PMOS電晶體)I2截止，與驅動反相器DI的NMOS電晶體QN1的導通電流相比，電流源I2的電流和電壓的依賴性降低。在該情況下的判斷目標是NMOS電晶體QN1。其它結構與第一實施例中的結構(圖1A)相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。
在圖2B中，Ioff_p′是電流源(PMOS電晶體)I2的截止電流。該電流特性的使用，使得能夠監控工藝偏差，從而能夠監控NMOS電晶體QN1的工藝偏差。判斷參考電壓V_1越高，由該電壓處的工藝偏差產生的電流差異就變得越大。因此，可以提高監控工藝偏差的精確度。進一步，為了降低判斷參考電壓的偏差和電流源I2的電流值Ioff_p′，需要電流源I2的MOS電晶體的柵極寬度大一些。
(改進例2)在圖3所示的電路結構中，用由NMOS電晶體構成的電流源I3代替圖2中的電流源(PMOS電晶體)I2。電流源(NMOS電晶體)I3的漏極端子連接到鎖存節點a1，而源極端子和柵極端子連接到低電勢側電源。在該情況下的判斷目標是PMOS電晶體QP1。其它結構與第一實施例中的結構(圖1A)相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。
根據該結構，可以監控PMOS電晶體QP1的工藝偏差。另外，由於NMOS電晶體被用作電流源I3，所以可以減少布線尺寸。
(鎖存電路的改進例3)在圖4所示的電路結構中，與鎖存節點a1相連接的電流源I4由PMOS電晶體構成，電流源(PMOS電晶體)I4的漏極端子和源極端子連接到高電勢側電源，柵極端子連接到鎖存節點a1。其它結構與第一實施例中的結構(圖1A)相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。
電流源I4利用柵極洩漏電流，其為不具有溫度依賴性的電流源。根據該結構，能夠監控NMOS電晶體QN1的溫度偏差和工藝偏差。
(鎖存電路的改進例4)在圖5所示的電路結構中，與鎖存節點a1相連接的電流源I5由NMOS電晶體構成，電流源(NMOS電晶體)I5的漏極端子和源極端子連接到低電勢側電源，柵極端子連接到鎖存節點a1。其它結構與第一實施例中的結構(圖1A)相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。
在該結構中，能夠監控PMOS電晶體QP1的溫度偏差和工藝偏差。進一步，由於NMOS電晶體用作電流源I5，所以可以減少布線尺寸。
(鎖存電路的改進例5)在圖6所示的電路結構中，與鎖存節點a1相連接的電流源R1由電阻元件構成。該電阻元件的一端連接到高電勢側電源，而另一端被連接到鎖存節點a1。其它結構與第一實施例中的結構(圖1A)相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。
通過比較流入電流源(電阻元件)R1的電流和NMOS電晶體QN1的導通電流，能夠監控NMOS電晶體QN1的工藝偏差。可以根據所要監控的NMOS電晶體QN1的電流值Ion_n(典型)來設置此時電流源(電阻元件)R1的電阻值。
(鎖存電路的改進例6)在圖7所示的電路結構中，電流源R2由連接到低電勢側電源的電阻元件構成。其它結構與第一實施例中的結構(圖1A)相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。通過比較流入電流源(電阻元件)R2的電流和流入PMOS電晶體QP1的導通電流，能夠監控PMOS電晶體QP1的工藝偏差。可以根據所要監控的PMOS電晶體QP1的電流值Ion_n(典型)來設置此時電流源(電阻元件)R2的電阻值。
根據圖6和圖7所示的結構，由於其中的電流源由電阻元件構成，所以電流源的布置變得簡單。在對這些電流源的選擇中，可以比較圖6的結構和圖7的結構，從而選擇能夠容易設計的一種。
(鎖存電路的改進例7)在圖8所示的電路結構中，MOS電晶體開關QS被插入到電流源I1和鎖存節點a1之間。其它結構與第一實施例中的結構(圖1A)相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。
通過藉助MOS電晶體開關QS的柵極端子G來控制MOS電晶體開關QS，能夠將電流源I1的狀態切換為與鎖存節點a1相連接或不相連。因此，能夠切換普通鎖存單元的操作模式和用於監控工藝偏差的模式。當MOS電晶體開關QS被設置為斷開時，來自電流源I1的電流被切斷，從而不影響鎖存單元的操作速度。MOS電晶體開關QS可以由傳輸門TG、PMOS電晶體或NMOS電晶體構成。可以通過考慮開關的洩漏電流和布線尺寸來設計由這種電路元件構成的MOS電晶體開關QS。
(鎖存電路的改進例8)在圖9所示的電路結構中，增加構成鎖存電路的驅動反相器DI的豎直堆疊的PMOS電晶體的級數，以形成PMOS電晶體組QQP。在該結構中，PMOS電晶體組QQP的導通電流Ion_p的特性曲線向下側移動，使得導通電流Ion_p的特性曲線和NMOS電晶體的截止電流Ioff_n的特性曲線彼此相交。不存在相連接的特殊電流源。其它結構與第一實施例中的結構(圖1A)相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。
在普通鎖存單元的結構中，構成反相器的MOS電晶體的導通電流Ion_p和截止電流Ioff_p被設計成使得當信號從高電平改變為低電平時，斜率相同並且斜率從低到高。因此，導通電流Ion_p的特性曲線和截止電流Ioff_n的特性曲線彼此不相交。即使有相交點，那麼相交點處的電壓也很低。因此，難以如上述那樣根據電流的幅度關係來監控工藝偏差。
現在，將描述圖9所示電路結構中的工藝偏差的監控方法。圖9B示出了具有豎直堆疊結構的PMOS電晶體組QQP的導通電流Ion_p的特性、以及NMOS電晶體QN1的截止電流Ioff_n的特性。導通電流Ion_p的特性曲線(設計時為典型)與截止電流Ioff_n的特性曲線(設計時為典型)的相交點處的電壓被假設為V0。例如，在PMOS電晶體被構造為「快」而NMOS電晶體被構造為「慢」的情況下，鎖存節點a1從低電平反相為高電平。通過利用這種現象，可以根據鎖存在鎖存單元中的數據監控「快」/「慢」、「慢」/「快」(NMOS電晶體/PMOS電晶體)的工藝偏差。這種工藝偏差信息可以用作分析存儲單元的噪聲容限的信息。
圖9A示出了包括驅動反相器DI的電路結構。然而，改進例8也可以按照同樣的方式針對包括反饋反相器FI的電路結構來執行。進一步，可以將PMOS電晶體的豎直堆疊結構替換為NMOS電晶體的豎直堆疊結構。
(鎖存電路的改進例9)在圖10A所示的電路結構中，構成驅動反相器DI的PMOS電晶體的柵極長度Lp和NMOS電晶體的柵極長度Ln被設置為不同的長度。例如，通過將PMOS電晶體的柵極長度Lp設置為較長，PMOS電晶體QP1的導通電流Ion_p(典型)的特性曲線和NMOS電晶體QN1的截止電流Ioff_n(典型)的特性曲線彼此相交。即使在這種情況下，也不存在相連接的特殊電流源。其它結構與圖1所示第一實施例中的結構相同，所以對相同的組件使用相同的附圖標記，並省略了相應的描述。
與上述測量方法一樣，根據導通電流Ion_p(典型)特性曲線與截止電流Ioff_n特性曲線的相交點處的判斷參考電壓來執行判斷，並且根據此時被鎖存在鎖存單元中的二進位信號來測量工藝偏差。在這種電路結構中，通過延場PMOS電晶體QP1的柵極長度，能夠降低PMOS電晶體的導通電流中的偏差。因此，可以監控NMOS電晶體QN1的工藝偏差。圖10示出了包括驅動反相器DI的電路結構。然而，改進例9也可以按照同樣的方式針對包括反饋反相器FI的電路結構來執行。
(工藝監控器電路的整體結構1)一般而言，在半導體晶片中，多個掃描觸發器電路以鏈式相連接，從而構成掃描鏈。圖11示出了掃描鏈中的單個掃描觸發器電路。掃描觸發器電路1包括主鎖存電路2和從鎖存電路3。主鎖存電路2和從鎖存電路3中的任何一個或者全部由參照圖1-圖10描述的鎖存電路中的一種構成。
根據該結構，通過利用所述掃描鏈，可以有效地收集與晶片中工藝偏差相關的信息。可以將與鎖存電路的工藝偏差相關的信息輸出到該晶片中的反饋電路，或者輸出到該半導體晶片之外。
在掃描鏈的掃描移動操作時，可以提高電壓。然而，不會發生由電壓的提高引起的數據反相，而且也不會產生任何問題。
(工藝監控器電路的整體結構2)圖12中所示的掃描觸發器電路1a包括主鎖存電路2、從鎖存電路3、鎖存電路4以及多路復用器電路5。多路復用器電路5根據控制信號6選擇主鎖存電路2和鎖存電路4的輸出，並將所選擇的那個輸出給從鎖存電路3。鎖存電路4由參照圖1-圖10描述的鎖存電路中的一種構成。
當多路復用器電路5選擇主鎖存電路2時，執行掃描觸發器電路1a的普通掃描移動操作。另外，當多路復用器電路5選擇鎖存電路4時，可以獲得與鎖存在鎖存電路4中的工藝偏差相關的信息。
(工藝監控器電路的整體結構3)圖13中所示的掃描觸發器電路1b包括主鎖存電路2、從鎖存電路3、鎖存電路4以及多路復用器電路5。主鎖存電路2和從鎖存電路3串聯連接。多路復用器電路5根據控制信號6選擇從鎖存電路3和鎖存電路4的輸出，並將所選擇的那個輸出到外面。鎖存電路4由參照圖1-圖10描述的鎖存電路中的一種構成。
根據圖12所示的結構或者圖13所示的結構，因為鎖存電路4位於掃描觸發器電路1a的單元中，所以可以利用現存的掃描鏈電路的布線方法來設計掃描觸發器電路1b。進一步，由於鎖存電路4是隔離的，可以在掃描移動時抑制對掃描移動操作速度的影響。在實際的結構中，通過考慮對布線尺寸和操作速度的影響，來選擇圖12的結構或者圖13的結構。
(工藝監控器電路的整體結構4)圖14所示的結構中，多路復用器電路5根據控制信號6選擇掃描觸發器電路1c和鎖存電路4的輸出，並將所選擇的那個輸出到下一級中的掃描觸發器電路1d。根據該結構，不需要設計作為掃描觸發器電路的額外單元，並且可以隨意布置用於監控工藝偏差的鎖存電路4。圖11-圖14中所示的結構可以應用到沒有在附圖中示出的多個相似的掃描觸發器電路。
(工藝偏差判斷方法1)圖15A和圖15B示出了工藝偏差判斷方法。它可以應用於圖1-圖10所示的鎖存電路4。基於設計值(典型)的電流特性曲線與參考電流Th的特性曲線的相交點處的電壓被認為是判斷參考電壓V1這一假設，通過在判斷參考電壓V1處測量和合計鎖存在鎖存電路4中的二進位信號的反相，來判斷工藝偏差，其中所述反相根據流入鎖存節點的電流的幅度關係產生。
例如，在判斷參考電壓V1處，對一萬個鎖存電路4中存在反相或不存在反相進行計數。通過將所計數的反相數量應用於圖15的表，可以判斷鎖存電路4所在區域的全部工藝偏差。當在這種條件下九千個鎖存電路4的數據被反相時，可以判斷出該工藝以「慢」方式生產。進一步，由於可以判斷數據反相的位置，所以也可以檢查晶片中的偏差。
在該測量方法中，在單電源電壓處執行計數。因此，可以以掃描移動操作和電源滿足上述的單電壓條件的方式來控制測量時間。於是，幾乎不需要測量成本。
(工藝偏差判斷方法2)圖16A和圖16B示出了在多個電壓條件下測量的例子。通過利用多個電壓條件執行測量，可以更具體地判斷工藝偏差的程度。電壓條件的數量增加得越多，能夠判斷的工藝偏差的精確度就越好。例如，如圖16A所示，當利用電壓條件V1-V5執行測量時，可以根據每個電壓的數據狀態來判斷工藝的完成狀態。圖16B示出了利用電壓條件V1-V5進行測量的結果。在圖16B所示的測量結果中，判斷參考電壓V1處存在反相(翻轉)，所以可以判斷出鎖存電路中的一個被構造為「快2」。根據多個電壓條件下的測量方法，能夠逐個判斷鎖存電路的工藝偏差。
(半導體集成電路器件的整體結構1)在圖17所示的半導體晶片中，附圖標記11為半導體晶片。12為包括有鎖存電路的電路塊。13為圖11-圖14所示的掃描鏈電路中的一種。14為工藝特性判斷電路，其根據監控工藝偏差的結果判斷工藝偏差，並向反饋電路15給出指令。15為反饋電路，其具有根據來自工藝特性判斷電路14的指令的內容來改善電路塊12的器件特性的功能。
通過提供這樣的塊結構，利用反饋電路15所具有的改善器件特性的功能，能夠減少由工藝偏差的影響所引起的產量惡化。後面將參考圖22和圖23來描述反饋電路15的細節。
(半導體集成電路器件的整體結構2)圖18所示的半導體晶片提供有多個掃描鏈電路13a和13b，其包括圖11-圖14所示的結構中的一種。掃描鏈電路13a和13b彼此通過線16相連。根據這種結構，從工藝監控器電路到工藝特性判斷電路14的線源減少，因此能夠降低工藝特性判斷電路的數量。
(半導體集成電路器件的整體結構3)在圖19所示的半導體晶片中，工藝特性判斷電路14位於半導體晶片11b之外。工藝特性判斷電路14根據測量的結果，在半導體晶片11b的操作測試時操作，並向反饋電路15給出指令。該指令結果被記錄到反饋電路15的寄存器中。進一步，工藝特性判斷電路14位於與具有用於監控工藝偏差的鎖存電路的半導體晶片不同的半導體晶片中，並且工藝特性判斷電路14能夠連接到所製造的產品上。
在測試時，不確定反饋電路15的操作條件。可以在每個特定的時間監控工藝偏差，並且也可以根據監控結果來確定反饋電路15的操作條件。
(半導體集成電路器件的整體結構4)在圖20所示的電路結構中，對應於多個半導體晶片11的存儲裝置17位於這些半導體晶片之外，其中圖11-圖14之一所示的掃描鏈電路13安裝在所述半導體晶片上。從每個半導體晶片11輸出的二進位數據存儲在存儲裝置17中。利用這種結構，能夠以與使用PCM(工藝控制監控器)相同的方式來利用存儲在用於控制器件製造步驟的存儲單元17中的數據。
進一步，由於傳統的特性估計元件形成於劃線道上，所以在劃線步驟之後就不能實現估計測量。然而，在圖20所示的結構中，即使在裝配之後，也能夠在各個半導體晶片中實現測量。例如，圖20所示的電路結構可以用於分析由於裝配後應力引起的器件特性中的變化。更進一步，關於工藝偏差的信息用作各個半導體晶片的特性信息。因此，能夠通過使用這種用於步驟控制的信息來防止諸如混淆半導體晶片的錯誤。
(半導體集成電路器件的整體結構5)在圖21所示的電路結構中，多個圖17所示的塊12安裝在一個半導體晶片11中。存在如下情況，即，例如當氧化膜及其類似物的溝道注入濃度、工藝條件不同時，電路塊之間的工藝偏差趨勢是獨立的，並且彼此間不具有關聯。即使在這樣的情況下，被提供給每個電路塊的反饋電路15為每個電路塊執行合適的操作。因此，可以改善器件特性。這種結構並不限於圖17的電路結構，而是也可以應用於圖18和圖19所示的電路結構。
(半導體集成電路器件的整體結構6)在圖22所示的電路結構中，反饋電路15根據來自工藝特性判斷電路14的指令來調整電路塊12的電壓，從而改善電晶體的特性。例如，在構成電路塊12的MOS電晶體的電流容量被構造為小的情況下，反饋電路15根據工藝信息將電源電壓增加到VDD1，從而可以將MOS電晶體的電流容量提升到設計值(典型)。
(半導體集成電路器件的整體結構7)圖23所示的電路結構通過控制襯底偏壓來改善MOS電晶體的特性。例如，在構成電路塊的MOS電晶體被構造為「慢」的情況下，反饋電路15根據工藝信息將襯底偏壓設置為正向體偏壓，從而可以將MOS電晶體的電流容量提升到設計值(典型)。
能夠監控工藝偏差的本發明的鎖存電路，能夠分別監控NMOS電晶體和PMOS電晶體。因此，對於襯底偏壓的控制，也能夠彼此獨立地控制NMOS電晶體的襯底偏壓VBN1和PMOS電晶體的襯底電壓VBP1。
已經參照最佳實施例詳細描述了本發明。但是，只要不背離所附權利要求的精神和寬闊範圍，可以對組成進行各種組合和修改。
權利要求
1.一種鎖存電路，包括鎖存單元，其中驅動反相器和反饋反相器以環狀方式相連接，該驅動反相器和反饋反相器中的至少一個包括MOS電晶體；以及電流源，其與所述鎖存單元的至少一個鎖存節點相連接，其中根據鎖存在所述鎖存節點中的數據值中存在或不存在反相來判斷流入所述MOS電晶體的電流與流入所述電流源的電流的幅度關係。
2.根據權利要求1所述的鎖存電路，其中，所述電流源包括PMOS電晶體，所述PMOS電晶體的漏極端子與所述鎖存節點相連接，所述PMOS電晶體的源極端子與一高電勢側電源相連接，並且所述PMOS電晶體的柵極端子與所述源極端子相連接。
3.根據權利要求1所述的鎖存電路，進一步包括一低電勢側電源，其中所述電流源包括NMOS電晶體，所述NMOS電晶體的漏極端子與所述鎖存節點相連接，所述NMOS電晶體的源極端子與所述低電勢側電源相連接，並且所述NMOS電晶體的柵極端子與所述源極端子相連接。
4.根據權利要求1所述的鎖存電路，進一步包括一高電勢側電源，其中所述電流源包括PMOS電晶體，所述PMOS電晶體的漏極端子和源極端子與所述高電勢側電源相連接，所述PMOS電晶體的柵極端子與所述鎖存節點相連接。
5.根據權利要求1所述的鎖存電路，進一步包括一低電勢側電源，其中所述電流源包括NMOS電晶體，所述NMOS電晶體的漏極端子和源極端子與所述低電勢側電源相連接，所述NMOS電晶體的柵極端子與所述鎖存節點相連接。
6.根據權利要求1所述的鎖存電路，進一步包括一高電勢側電源，其中所述電流源包括電阻元件，其中所述電阻元件的一端與所述高電勢側電源相連接，並且所述電阻元件的另一端與所述鎖存節點相連接。
7.根據權利要求1所述的鎖存電路，進一步包括一低電勢側電源，其中所述電流源包括電阻元件，其中所述電阻元件的一端與所述低電勢側電源相連接，並且所述電阻元件的另一端與所述鎖存節點相連接。
8.根據權利要求1所述的鎖存電路，包括置於所述電流源和所述鎖存節點之間的MOS電晶體開關，其中所述MOS電晶體開關的漏極端子與所述鎖存節點相連接，所述MOS電晶體開關的源極端子與所述電流源相連接，並且所述MOS電晶體開關的柵極端子是一可控端子。
9.根據權利要求1所述的鎖存電路，其中所述電流源被去掉；所述驅動反相器和所述反饋反相器中的至少一個包括豎直堆疊的多個MOS電晶體；以及根據鎖存在所述鎖存單元的所述鎖存節點中的所述數據值中存在或不存在反相來判斷所述MOS電晶體的工藝特性。
10.根據權利要求1所述的鎖存電路，其中所述電流源被去掉；所述驅動反相器和所述反饋反相器中的至少一個包括彼此具有不同柵極長度的NMOS電晶體和PMOS電晶體；以及根據鎖存在所述鎖存單元的所述鎖存節點中的所述數據值中存在或不存在反相來判斷所述NMOS電晶體和所述PMOS電晶體的工藝特性。
11.一種掃描鏈電路，包括多個相連的掃描觸發器電路，其中每個所述掃描觸發器電路包括主鎖存電路和從鎖存電路；以及包括在至少一個所述掃描觸發器電路中的所述主鎖存電路和所述從鎖存電路中的至少一個，由根據權利要求1所述的鎖存電路構成。
12.一種掃描鏈電路，包括多個相連的掃描觸發器電路，其中每個所述掃描觸發器電路包括主鎖存電路、從鎖存電路、根據權利要求1所述的鎖存電路、以及以切換方式輸出多個輸入信號的多路復用器電路，其中在至少一個所述掃描觸發器電路中，所述主電路的輸出端子與所述多路復用器電路的一個輸入端子相連接，所述鎖存電路的輸出端子與所述多路復用器電路的另一輸入端子相連接，並且所述多路復用器電路的輸出端子與所述從鎖存電路的輸入端子相連接。
13.一種掃描鏈電路，包括多個相連的掃描觸發器電路，其中每個所述掃描觸發器電路包括主鎖存電路、從鎖存電路、根據權利要求1所述的鎖存電路、以及以切換方式輸出多個輸入信號的多路復用器電路，其中在至少一個所述掃描觸發器電路中，所述主電路的輸出端子與所述從鎖存電路的輸入端子相連接，所述從鎖存電路的輸出端子與所述多路復用器電路的一個輸入端子相連接，根據權利要求1所述的鎖存電路的輸出端子與所述多路復用器電路的另一輸入端子相連接，並且所述多路復用器電路的輸出端子構成所述掃描觸發器電路的輸出端子。
14.一種掃描鏈電路，包括並聯布置的掃描觸發器電路組、根據權利要求1所述的鎖存電路、以及以切換方式輸出多個輸入信號的多路復用器電路，其中構成掃描觸發器電路組的所述掃描觸發器電路的輸出端子與所述多路復用器電路的一個輸入端子相連接；所述鎖存電路的輸出端子與所述多路復用器電路的另一輸入端子相連接；以及所述多路復用器電路的輸出端子與所述掃描觸發器電路的下一級掃描觸發器電路的掃描輸入端子相連接。
15.一種工藝偏差判斷方法，用於利用根據權利要求11所述的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路器件的工藝偏差，其中將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，然後通過編譯鎖存在所述鎖存電路中的數據的反相數量來判斷所述工藝偏差。
16.一種工藝偏差判斷方法，用於利用根據權利要求12所述的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路的工藝偏差，其中將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，然後通過編譯鎖存在所述鎖存電路中的數據的反相數量來判斷所述工藝偏差。
17.一種工藝偏差判斷方法，用於利用根據權利要求13所述的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路的工藝偏差，其中將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，以及通過編譯鎖存在所述鎖存電路中的數據的反相數量來判斷所述工藝偏差。
18.一種工藝偏差判斷方法，用於利用根據權利要求14所述的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路的工藝偏差，其中將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，以及通過編譯鎖存在所述鎖存電路中的數據的反相數量來判斷所述工藝偏差。
19.一種工藝偏差判斷方法，用於利用根據權利要求11所述的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路的工藝偏差，其中將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，以及將多個不同的判斷參考電壓提供給所述鎖存電路。
20.一種工藝偏差判斷方法，用於利用根據權利要求12所述的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路的工藝偏差，其中將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，以及將多個不同的判斷參考電壓提供給所述鎖存電路。
21.一種工藝偏差判斷方法，用於利用根據權利要求13所述的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路的工藝偏差，其中將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，以及將多個不同的判斷參考電壓提供給所述鎖存電路。
22.一種工藝偏差判斷方法，用於利用根據權利要求14所述的掃描鏈電路來判斷該掃描鏈電路所在的半導體集成電路的工藝偏差，其中將施加到所述掃描鏈電路的所述鎖存電路的電壓作為判斷參考電壓，以及將多個不同的判斷參考電壓提供給所述鎖存電路。
23.一種半導體集成電路，包括電路塊，包括根據權利要求11所述的掃描鏈電路；工藝特性判斷電路，用於根據鎖存在所述掃描鏈電路的所述鎖存電路中的數據值來判斷工藝特性；以及反饋電路，用於根據由所述工藝特性判斷電路獲得的判斷結果來調整構成所述電路塊的器件的特性。
24.一種半導體集成電路，包括電路塊，包括根據權利要求12所述的掃描鏈電路；工藝特性判斷電路，用於根據鎖存在所述掃描鏈電路的所述鎖存電路中的數據值來判斷工藝特性；以及反饋電路，用於根據由所述工藝特性判斷電路獲得的判斷結果來調整構成所述電路塊的器件的特性。
25.一種半導體集成電路，包括電路塊，包括根據權利要求13所述的掃描鏈電路；工藝特性判斷電路，用於根據鎖存在所述掃描鏈電路的所述鎖存電路中的數據值來判斷工藝特性；以及反饋電路，用於根據由所述工藝特性判斷電路獲得的判斷結果來調整構成所述電路塊的器件的特性。
26.一種半導體集成電路，包括電路塊，包括根據權利要求14所述的掃描鏈電路；工藝特性判斷電路，用於根據鎖存在所述掃描鏈電路的所述鎖存電路中的數據值來判斷工藝特性；以及反饋電路，用於根據由所述工藝特性判斷電路獲得的判斷結果來調整構成所述電路塊的器件的特性。
27.一種半導體集成電路，包括含有根據權利要求11所述的掃描鏈電路的電路塊、工藝特性判斷電路、以及反饋電路，其中提供有多個彼此相連的所述電路塊；所述工藝特性判斷電路根據鎖存在所述多個電路塊的鎖存電路中的數據值來判斷工藝特性；以及對應於每個所述電路塊提供有多個所述反饋電路，這些反饋電路根據由所述工藝特性判斷電路獲得的判斷結果來調整構成每個所述電路塊的器件的特性。
28.一種半導體集成電路，包括含有根據權利要求12所述的掃描鏈電路的電路塊、工藝特性判斷電路、以及反饋電路，其中提供有多個彼此相連的所述電路塊；所述工藝特性判斷電路根據鎖存在所述多個電路塊的鎖存電路中的數據值來判斷工藝特性；以及對應於每個所述電路塊提供有多個所述反饋電路，這些反饋電路根據由所述工藝特性判斷電路獲得的判斷結果來調整構成每個所述電路塊的器件的特性。
29.一種半導體集成電路，包括含有根據權利要求13所述的掃描鏈電路的電路塊、工藝特性判斷電路、以及反饋電路，其中提供有多個彼此相連的所述電路塊；所述工藝特性判斷電路根據鎖存在所述多個電路塊的鎖存電路中的數據值來判斷工藝特性；以及對應於每個所述電路塊提供有多個所述反饋電路，這些反饋電路根據由所述工藝特性判斷電路獲得的判斷結果來調整構成每個所述電路塊的器件的特性。
30.一種半導體集成電路，包括含有根據權利要求14所述的掃描鏈電路的電路塊、工藝特性判斷電路、以及反饋電路，其中提供有多個彼此相連的所述電路塊；所述工藝特性判斷電路根據鎖存在所述多個電路塊的鎖存電路中的數據值來判斷工藝特性；以及對應於每個所述電路塊提供有多個所述反饋電路，這些反饋電路根據由所述工藝特性判斷電路獲得的判斷結果來調整構成每個所述電路塊的器件的特性。
31.根據權利要求23所述的半導體集成電路，其中，所述工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。
32.根據權利要求24所述的半導體集成電路，其中，所述工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。
33.根據權利要求25所述的半導體集成電路，其中，所述工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。
34.根據權利要求26所述的半導體集成電路，其中，所述工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。
35.根據權利要求27所述的半導體集成電路，其中，所述工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。
36.根據權利要求28所述的半導體集成電路，其中，所述工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。
37.根據權利要求29所述的半導體集成電路，其中，所述工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。
38.根據權利要求30所述的半導體集成電路，其中，所述工藝特性判斷電路置於包括所述掃描鏈電路的半導體晶片之外。
39.一種半導體集成電路，包括含有根據權利要求11所述的掃描鏈電路的電路塊；以及存儲裝置，置於包括所述電路塊的半導體晶片之外，以便存儲鎖存在所述掃描鏈電路的所述鎖存電路中的數據值。
40.一種半導體集成電路，包括含有根據權利要求12所述的掃描鏈電路的電路塊；以及存儲裝置，置於包括所述電路塊的半導體晶片之外，以便存儲鎖存在所述掃描鏈電路的所述鎖存電路中的數據值。
41.一種半導體集成電路，包括含有根據權利要求13所述的掃描鏈電路的電路塊；以及存儲裝置，置於包括所述電路塊的半導體晶片之外，以便存儲鎖存在所述掃描鏈電路的所述鎖存電路中的數據值。
42.一種半導體集成電路，包括含有根據權利要求14所述的掃描鏈電路的電路塊；以及存儲裝置，置於包括所述電路塊的半導體晶片之外，以便存儲鎖存在所述掃描鏈電路的所述鎖存電路中的數據值。
43.根據權利要求23所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
44.根據權利要求24所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
45.根據權利要求25所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
46.根據權利要求26所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
47.根據權利要求27所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
48.根據權利要求28所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
49.根據權利要求29所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
50.根據權利要求30所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
51.根據權利要求39所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
52.根據權利要求40所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
53.根據權利要求41所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
54.根據權利要求42所述的半導體集成電路，其中，多個所述半導體集成電路置於同一半導體晶片內。
55.根據權利要求23所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
56.根據權利要求24所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
57.根據權利要求25所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
58.根據權利要求26所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
59.根據權利要求27所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
60.根據權利要求28所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
61.根據權利要求29所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
62.根據權利要求30所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
63.根據權利要求39所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
64.根據權利要求40所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
65.根據權利要求41所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
66.根據權利要求42所述的半導體集成電路，其中，所述反饋電路為電源電壓產生電路，用於產生所述電路塊的電源電壓。
67.根據權利要求23所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
68.根據權利要求24所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
69.根據權利要求25所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
70.根據權利要求26所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
71.根據權利要求27所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
72.根據權利要求28所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
73.根據權利要求29所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
74.根據權利要求30所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
75.根據權利要求39所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
76.根據權利要求40所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
77.根據權利要求41所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
78.根據權利要求42所述的半導體集成電路，其中，所述反饋電路為襯底電壓產生電路，其能夠控制置於所述電路塊中的MOS電晶體的襯底電壓。
全文摘要
一種半導體集成電路，包括由驅動反相器和反饋反相器以環狀方式連接而構成的鎖存電路，其中驅動反相器和反饋反相器中的至少一個包括MOS電晶體；以及與鎖存單元的至少一個鎖存節點相連的電流源。根據鎖存在鎖存節點中的數據值中存在或不存在反相來判斷流入所述MOS電晶體的電流與流入所述電流源的電流的幅度關係。
文檔編號H01L21/66GK101013888SQ20071000310
公開日2007年8月8日 申請日期2007年1月31日 優先權日2006年1月31日
發明者福岡耕平 申請人:松下電器產業株式會社