CDR中二級全並行輸入循環左移的LDPC編碼器的製作方法
2023-05-18 04:34:02 2
本發明涉及信道編碼領域，特別涉及一種CDR系統中二級全並行輸入循環左移的QC-LDPC編碼器。
背景技術：
低密度奇偶校驗(Low-Density Parity-Check,LDPC)碼是高效的信道編碼技術之一，而準循環LDPC(Quasi-Cyclic LDPC，QC-LDPC)碼是一種特殊的LDPC碼。QC-LDPC碼的生成矩陣G和校驗矩陣H都是由循環矩陣構成的陣列，具有分段循環的特點，故被稱為QC-LDPC碼。循環矩陣的首行是末行循環右移1位的結果，其餘各行都是其上一行循環右移1位的結果，因此，循環矩陣完全由其首行來表徵。通常，循環矩陣的首行被稱為它的生成多項式。
通信系統通常採用系統形式的QC-LDPC碼，其生成矩陣G的左半部分是一個單位矩陣，右半部分是由e×c個b×b階循環矩陣Gi,j(1≤i≤e,e<j≤t,t＝e+c)構成的陣列，如下所示：
其中，I是b×b階單位矩陣，0是b×b階全零矩陣。G的連續b行和b列分別被稱為塊行和塊列。由式(1)可知，G有e塊行和t塊列。信息向量a＝(a1,a2,…,ae×b)。CDR標準採用了一種碼率η＝3/4的QC-LDPC碼，對於該碼，t＝36，e＝27，c＝9，b＝256。
CDR標準中3/4碼率QC-LDPC編碼器的現有全並行輸入解決方案如圖1所示，該方案的主要缺點是模2加法器有e×b個輸入端，加法運算的延時長，會造成編碼器的工作頻率低、吞吐量小。
技術實現要素：
CDR系統中3/4碼率QC-LDPC編碼器的現有實現方案存在工作頻率低、吞吐量小的缺點，針對這些技術問題，本發明提供了一種基於二級流水線的QC-LDPC編碼器。
如圖2所示，CDR系統中基於二級流水線的QC-LDPC編碼器主要由2部分組成：稀疏矩陣與向量的乘法器和向量與高密度矩陣的乘法器。編碼過程分2步完成：第1步，使用稀疏矩陣與向量的乘法器計算向量s；第2步，使用向量與高密度矩陣的乘法器計算校驗向量p。
關於本發明的優勢與方法可通過下面的發明詳述及附圖得到進一步的了解。
附圖說明
圖1是現有的全並行輸入QC-LDPC編碼器；
圖2是基於二級流水線的QC-LDPC編碼過程；
圖3是稀疏矩陣與向量的乘法器；
圖4是一種基於全並行輸入循環左移的向量與高密度矩陣乘法器。
具體實施方式
下面結合附圖對本發明的較佳實施例作詳細闡述，以使本發明的優點和特徵能更易於被本領域技術人員理解，從而對本發明的保護範圍作出更為清楚明確的界定。
循環矩陣的行重和列重相同，記作w。如果w＝0，那麼該循環矩陣是全零矩陣。如果w＝1，那麼該循環矩陣是可置換的，稱為置換矩陣，它可通過對單位矩陣I循環右移若干位得到。QC-LDPC碼的校驗矩陣H是由c×t個b×b階循環矩陣Hj,k(1≤j≤c,1≤k≤t,t＝e+c)構成的如下陣列：
通常情況下，校驗矩陣H中的任一循環矩陣要麼是全零矩陣(w＝0)要麼是置換矩陣(w＝1)。令循環矩陣Hj,k的首行hj,k＝(hj,k,1,hj,k,2,…,hj,k,b)是其生成多項式，其中hj,k,m＝0或1(1≤m≤b)。因為H是稀疏的，所以hj,k只有1個『1』，甚至沒有『1』。
H的前e塊列對應的是信息向量a，後c塊列對應的是校驗向量p，碼字v＝(a,p)。以b比特為一段，信息向量a被等分為e段，即a＝(a1,a2,…,ae)；校驗向量p被等分為c段，即p＝(p1,p2,…,pc)。將H的前e塊列和後c塊列構成的矩陣分別記作C和D，則
H＝[C D] (3)
C是由c×e個b×b階循環矩陣構成，D是由c×c個b×b階循環矩陣構成。將式(3)和碼字v＝(a,p)代入HvΤ＝0，整理可得
pΤ＝ΦΤCaΤ (4)
其中，ΦT＝D–1，上標T和–1分別表示轉置和矩陣的逆，D必須滿秩。眾所周知，循環矩陣的逆、乘積、和仍然是循環矩陣。因此，Φ也是由循環矩陣構成的陣列。然而，雖然矩陣D是稀疏的，但Φ通常不再稀疏而是高密度的。
令sT＝CaT和pT＝ΦTsT，則p＝sΦ。使用C計算s涉及稀疏矩陣與向量的乘法，使用Φ計算p涉及向量與高密度矩陣的乘法。根據以上討論，可給出一種基於二級流水線的QC-LDPC編碼過程，如圖2所示。
令s＝(s1,s2,…,sc)，則sjT是矩陣C的第j塊行與aT的乘積，即
其中，1≤i≤e，1≤j≤c。sj的第n比特sj,n(1≤n≤b)為
其中，上標rs(n–1)和ls(n–1)分別表示循環右移n–1位和循環左移n–1位。既然任一循環矩陣生成多項式hj,i只有少量的『1』甚至是全零，那麼式(6)中的內積可通過對循環左移寄存器的抽頭求和來實現，如圖3所示的稀疏矩陣與向量的乘法器。稀疏矩陣與向量的乘法器由t個b比特寄存器R1,1,R1,2,…,R1,t和c個多輸入異或門X1,1,X1,2,…,X1,c組成。寄存器R1,1,R1,2,…,R1,e用於加載和循環左移信息段a1,a2,…,ae，寄存器R1,e+1,R1,e+2,…,R1,t用於存儲s的向量段s1,s2,…,sc。圖3中的稀疏連接取決於矩陣C中的所有循環矩陣生成多項式。如果hj,i,m＝1(1≤m≤b)，那麼信息段ai的第m比特連接到異或門X1,j。因此，寄存器R1,i的所有抽頭取決於矩陣C第i塊列中所有循環矩陣生成多項式的非零元素所在位置，而多輸入異或門X1,j的輸入取決於矩陣C第j塊行中所有循環矩陣生成多項式的非零元素所在位置。如果C中的所有循環矩陣生成多項式共有α個『1』，那麼稀疏矩陣與向量的乘法器需要使用(α–c)個二輸入異或門同時計算s1,n,s2,n,…,sc,n。s可在b個時鐘周期內計算完畢。使用稀疏矩陣與向量的乘法器計算向量s的步驟如下：
第1步，輸入信息段a1,a2,…,ae，將它們分別存入寄存器R1,1,R1,2,…,R1,e中；
第2步，寄存器R1,1,R1,2,…,R1,e同時循環左移1次，異或門X1,1,X1,2,…,X1,c分別將異或結果左移入寄存器R1,e+1,R1,e+2,…,R1,t中；
第3步，重複第2步b-1次，完成後，寄存器R1,e+1,R1,e+2,…,R1,t存儲的內容分別是向量段s1,s2,…,sc，它們構成了向量s。
pT＝ΦTsT等價於p＝sΦ。Φ是由c×c個b×b階循環矩陣Φj,u(1≤j≤c,1≤u≤c)構成的陣列。令循環矩陣Φj,u的首行gj,u是其生成多項式。由p＝sΦ可知，第u段校驗向量滿足
pu＝s1Φ1,u+s2Φ2,u+…+sjΦj,u+…+scΦc,u (7)
令生成多項式gj,u＝(gj,u,1,gj,u,2,…,gj,u,b)，則Φj,u可視為單位矩陣循環右移版本的加權和，即
Φj,u＝gj,u,1Ir(0)+gj,u,2Ir(1)+…+gj,u,bIr(b-1) (8)
其中，上標r表示循環右移。那麼，式(7)等號右邊的第j項可展開為
既然將sj循環右移n位等價於將它循環左移b-n位，即其中，上標l表示循環左移，那麼式(9)可改寫為
將式(10)代入式(7)，整理可得
式(11)是一個乘-加-左移-存儲的過程，可推導出一種基於全並行輸入循環左移的向量與高密度矩陣乘法器。圖4是其功能框圖，由生成多項式查找表、b位二進位乘法器、(c+1)位二進位加法器和移位寄存器四種功能模塊組成。生成多項式查找表L1,L2,…,Lc分別預存矩陣Φ第1,2,…,c塊行中的所有循環矩陣生成多項式。生成多項式查找表L1,L2,…,Lc輸出的生成多項式比特分別與向量段s1,s2,…,sc進行標量乘，這c個標量乘法分別通過b位二進位乘法器M1,M2,…,Mc完成。b位二進位乘法器M1,M2,…,Mc的乘積與移位寄存器R的內容相加，該加法通過b個(c+1)位二進位加法器A1,A2,…,Ab完成。(c+1)位二進位加法器A1,A2,…,Ab的和被循環左移1位後的結果存入移位寄存器R。
生成多項式查找表L1,L2,…,Lc預存矩陣Φ的循環矩陣生成多項式。生成多項式查找表L1～Lc分別存儲Φ的第1～c塊行中的所有生成多項式，對於任一塊行，依次存儲第1,2,…,c塊列對應的生成多項式。生成多項式查找表L1～Lc串行輸出生成多項式的比特。
使用向量與高密度矩陣的乘法器計算校驗向量p的步驟如下：
第1步，全並行輸入向量s；
第2步，清零移位寄存器R；
第3步，生成多項式查找表L1,L2,…,Lc分別輸出矩陣Φ第u(1≤u≤c)塊列中第1,2,…,c塊行的生成多項式比特，這些生成多項式比特分別通過b位二進位乘法器M1,M2,…,Mc與信息段s1,s2,…,sc進行標量乘，b位二進位乘法器M1,M2,…,Mc的乘積通過b個(c+1)位二進位加法器A1,A2,…,Ab與移位寄存器R的內容相加，(c+1)位二進位加法器A1,A2,…,Ab的和被循環左移1位後的結果存入移位寄存器R；
第4步，重複第3步b-1次，此時，移位寄存器R存儲的是校驗段pu；
第5步，以1為步長遞增改變u的取值，重複第2～4步c-1次，移位寄存器R依次得到的是校驗段p1,p2,…,pc，它們構成了校驗向量p＝(p1,p2,…,pc)。
本發明提供了一種基於二級流水線的QC-LDPC編碼方法，適用於CDR系統中的3/4碼率QC-LDPC碼，其編碼步驟描述如下：
第1步，使用稀疏矩陣與向量的乘法器計算向量s；
第2步，使用向量與高密度矩陣的乘法器計算校驗向量p。
現有解決方案需要1個e×b位模2加法器，而本發明的第二級電路將模2加法平均分配給了b個(c+1)位模2加法器。對於CDR標準中3/4碼率QC-LDPC編碼器，(c+1)遠遠小於e×b。可見，本發明的加法器延時遠小於現有解決方案。
綜上可見，對於CDR標準中3/4碼率QC-LDPC編碼器，與現有解決方案相比，本發明極大地縮短了邏輯電路的延時，具有工作頻率高、吞吐量大等優點。
以上所述，僅為本發明的具體實施方式之一，但本發明的保護範圍並不局限於此，任何熟悉本領域的技術人員在本發明所揭露的技術範圍內，可不經過創造性勞動想到的變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應該以權利要求書所限定的保護範圍為準。