具有側邊口袋注入的電荷捕捉裝置的製作方法
2023-05-18 04:34:06
專利名稱：具有側邊口袋注入的電荷捕捉裝置的製作方法
技術領域：
本發明是關於一種非易失性存儲器裝置，特別是關於快快閃記憶體儲單元及 製造快閃記憶體裝置的方法。
背景技術：
快閃記憶體是包含將電荷儲存於場效電晶體信道與柵極之間的存儲單元，由 於所儲存的電荷會影響電晶體的閾值電壓，故閾值電壓的變化可用來表示 數據。
浮動柵極存儲單元是一種被廣泛使用的電荷儲存存儲單元，於浮動柵 極存儲單元中，由導電材料(如導電型態多晶矽)組成的柵極被形成於隧穿 介電質上，而多晶矽間介電質被形成於浮動柵極上，以將其與存儲單元的 字線或控制柵極分隔開。儘管該技術的使用已相當成功，當存儲單元的尺 寸及存儲單元之間的距離越來越小時，浮動柵極技術也不免因鄰近浮動柵 極間的彼此幹擾而產生問題。
另一種存儲單元是將電荷儲存於場效電晶體信道與柵極之間，其利用 的是介電電荷捕捉結構。於此種存儲單元中，介電電荷捕捉結構被形成於 隧穿介電質上，其中後者可將介電電荷捕捉結構與信道分隔開，且上層介 電層被形成於電荷捕捉結構上，以將其與字線或柵極分隔開。其中較具代
表性的是矽-氧化物-氮化物-氧化物-矽(SONOS)型存儲單元。於SONOS型 存儲單元中，電荷被儲存於分離的能陷(tmp)中，故其並不具備如浮動柵極 的電荷的「自我調平」(self-leveling)特性。因此，為進行擦除或程序化而 改變越過電荷捕捉結構的電場，以及其它結構上的變化，均會導致SONOS 型存儲單元中所捕捉電荷的非均勻分布。而此電荷的非均勻分布會使越過 信道的閾值電壓產生變化。
與非門是一種應用電荷捕捉存儲器裝置的常見元件，舉例來說，可參 考由Noguchi等人所提出，發明名稱為「半導體存儲器」的美國專利公開
號第2005/0006696A1號的圖19至圖21。如後所述，與非門陣列型裝置會 有非均勻的電荷捕捉現象。
沿著長度方向的電荷非均勻分布並不會產生太大的問題，因為此處元 件的閾值電壓是取決於局部最大閾值電壓。然而，在介電電荷捕捉結構寬 度上的電荷非均勻分布，會使沿著存儲單元邊緣的區域具有較低的閾值電 壓，而朝中央的區域的閾值電壓則較高，或反之亦然。沿著邊緣上的這些 區域由於具有不同的閾值電壓，其會對程序化與擦除特性有不良影響，並 降低元件的可靠度。舉例來說，在存儲單元的感應過程中，當欲使存儲單 元具有高閾值電壓時，沿著信道側邊的低閾值電壓區域會造成電流沿著側 邊流動。因此，有必要擴大感應存儲單元狀態的邊界，以將這些電荷分布 的變化納入考慮。若是存儲單元沿著側邊流動的電流過高，將發生感應上 的錯誤。
隨著生產技術的提升，存儲單元信道的寬度開始變得更小，且存儲單 元的密度也逐漸增加。這表示信道側邊相較於整個信道寬度的比例變大， 因此，沿著信道側邊所捕捉電荷的變化所引起的非均勻閾值電壓問題也逐 漸加劇。
近來，發明人提出了 BE-SONOS的概念(可見正DM Tech. Dig.， 2005 年，第547-550頁，由呂函庭等人發表)，以解決節點在30納米以下時產 生的與非門尺寸變化問題。與傳統SONOS相比，BE-SONOS使用了薄型 ONO隧穿障壁，以容許擦除過程中的空穴隧穿，並消除了在電荷維持期 間的低電場下造成的直接隧穿漏電現象。
因此，有必要針對電荷捕捉結構沿著信道寬度上的非均勻電荷濃度所 造成的問題提出一種解決方案。
發明內容
有鑑於此，本發明的主要目的在於提供一種電荷捕捉存儲單元，其具 有一沿著溝道側邊的口袋注入，此處稱為側邊口袋注入。該側邊口袋注入 具有和信道相同的導電型態，且其可使信道側邊的摻雜物濃度較中央區域 來的高，而此濃度的不同可防止電荷捕捉結構中由鳥嘴或其它邊緣異常所 造成的非均勻電荷捕捉現象。此外，本發明亦揭露一種製造該種存儲單元
的方法，其與標準淺信道隔離的工藝兼容。
基本上，此處所述的存儲單元包括具有第一導電型態的第一源極/漏極 端與第二源極/漏極端。介於該第一與第二源極/漏極端的信道具有第二導 電型態。電荷捕捉結構被覆蓋於信道上，而柵極則位於該電荷捕捉結構上。 信道長度被定義為第一源極/漏極端延伸至第二源極/漏極端的長度，信道 寬度是與信道長度垂直，且由信道的第一側延伸至第二側。具有和信道相 同的第二導電型態的摻雜物側邊口袋是以沿著至少第一側與第二側之一 的方式形成，使具有該第二導電型態的摻雜物信道的濃度分布中，側邊口 袋處的濃度高於中央區域，舉例來說，側邊口袋的摻雜物濃度可高到使信 道失效。
此處所述的存儲單元的各種實施例包括信道、電荷捕捉結構與柵極， 且三者的排列方式是可使電荷捕捉結構介於柵極與信道間，側邊的厚度可 大於中央區域內的厚度。由於沿著側邊的厚度較大，通過側邊口袋注入可 減緩或克服電荷捕捉結構中沿著側邊的非均勻電荷捕捉問題。舉例來說， 若絕緣材料是沿著信道的側邊，則用來生產絕緣材料與電荷捕捉結構的工 藝可能會產生問題，像是有鳥嘴結構沿著側邊而形成在電荷捕捉結構上。
此處所提出的存儲單元具有一種電荷捕捉結構，其包括有一多層堆 棧，該多層堆棧包括含有如二氧化矽或氮氧化矽，且位於信道上的隧穿 層；位於隧穿層上的電荷捕捉層，如氮化矽層；以及介於電荷捕捉層與柵 極間的阻絕層。沿著具有此種電荷捕捉結構的存儲單元信道側邊的絕緣材 料可包括矽氧化物或氮氧化矽。
以此處所揭露的內容來製作的存儲單元包括能隙工程的電荷捕捉結 構，像是包括有在信道上的多層隧穿層的多層介電堆棧。多層隧穿層可包 括 一矽氧化物或氮氧化矽層，其信道中央區域的厚度小於2納米； 一氮 化矽的第二層，其中央區域的厚度小於3納米；以及一包括矽氧化物或氮 氧化矽的第三層，其中央區域的厚度小於3.5納米。電荷捕捉層被形成於 多層隧穿層上，且其包括中央區域厚度大於5納米的氮化矽。阻絕層是介
於電荷捕捉層與柵極間，且其包括中央區域有效氧化物厚度大於5納米的
絕緣材料。
前述存儲單元的陣列被應用於與非門陣列中，存儲單元的行是以填充
有絕緣材料的溝道所隔開，半導體襯底條是介於填充有絕緣材料的溝道之 間，且各半導體襯底條均包括有串聯的存儲單元，其包括多個分離的源 極/漏極端，其具有第一導電型態；多個鄰近源極/漏極端間的信道，其具 有第二導電型態，且信道具有一 由第一鄰近源極/漏極端延伸至第二鄰近源 極/漏極端的信道長度，以及一與信道長度垂直且由信道的第一側延伸至第 二側的寬度。該多個信道包括一沿著第一側與第二側的摻雜物側邊口袋， 摻雜物具有第二導電型態，故其於信道的濃度分布中，側邊口袋處的濃度 高於信道的中央區域。
多個電荷捕捉結構被覆蓋於裝置的信道上。多個字線是於電荷捕捉結 構與半導體襯底條的信道上排列成列。多個字線是與串聯存儲單元的對應
條連接。
本處亦揭露一種製造存儲單元陣列的方法，其包括以導電型態與信道 相同的第一摻雜物濃度摻雜一襯底。多個填充有絕緣材料的溝道被形成於 襯底中，且各溝道是由半導體襯底條所隔開。摻雜物口袋是以沿著鄰近多 個填充有絕緣材料的溝道的條的側邊進行注入，且該多個口袋具有和信道 相同的導電型態，以使鄰近填充有絕緣材料的溝道的口袋的摻雜物濃度高 於信道中央區域的摻雜物濃度。電荷捕捉結構被形成於條之上，而字線是 與電荷捕捉結構下的條垂直。導電型態與信道相反的源極/漏極摻雜物是以 沿著半導體的條的方式注入在字線旁，位線是與串聯的存儲單元的條形成 連接。
形成多個填充有絕緣材料的溝道及注入前述口袋的方法包括先形成 一刻蝕掩模，其定義了多個填充有絕緣體的溝道的位置。與信道具有相同 導電型態的摻雜物是以刻蝕掩模進行注入，以形成位於刻蝕掩模邊緣下方 的口袋。該多個溝道是以刻蝕掩模進行刻蝕，以將部分位於刻蝕掩模邊緣 下方的口袋留在溝道間的半導體材料條之中，其中該多個溝道是以絕緣材 料填充。
此處所描述的裝置同時具有快速擦除與良好的數據維持特性。
此外，此處亦揭露一種臨界尺寸小於20納米與30納米的與非門快閃記憶體 裝置，其儲存電子的數目少於100。此處同時也揭露一種利用自行升壓與 增量步進脈衝程序化(ISPP)的高密度與非門快閃記憶體。
舉凡本發明的特徵、目的及優點等將可透過下列說明所附圖式、實施 方式及權利要求範圍獲得充分了解。
圖1為與非門存儲陣列的示意圖，其包括填充有絕緣材料的溝道以及 側邊口袋注入。
圖2A為具有凸起型淺溝道隔離結構的能隙工程的介電電荷捕捉裝置 沿著信道寬度的穿透式電子顯微鏡剖面照片，其顯示非均勻電場的區域。
圖2B為具有凹陷型淺溝道隔離結構的能隙工程的介電電荷捕捉裝置 沿著信道寬度的穿透式電子顯微鏡剖面照片，其顯示非均勻電場的區域。
圖2C為具有近乎平面型淺溝道隔離結構的能隙工程的介電電荷捕捉 裝置沿著信道寬度的穿透式電子顯微鏡剖面照片，其顯示非均勻電場的區 域。
圖3為與非門陣列布局的示意圖，其包括存儲單元行之間的淺溝道隔
離與側邊口袋注入。
圖4是圖3的與非門陣列沿字線進行剖面而得的剖面圖。
圖5是圖3的與非門陣列沿字線垂直方向進行剖面而得的剖面圖。
圖6為生產具有沿著淺溝道隔離結構側邊的側邊口袋注入的存儲單元
方法中某階段的示意圖。
圖7為p-信道元件的與非門陣列沿字線進行剖面而得的剖面圖。
圖8為集成電路的簡化方塊圖，其包括使用具側邊口袋注入的存儲單 元的與非門陣列。
圖9a-圖9b為近乎平面型BE-SONOS的穿透式電子顯微鏡剖面照片。 (a)信道寬度方向；(b)信道長度方向。
圖IO為利用氧化物襯墊進行漏極補償的示意圖。
圖lla為次-20納米與次-30納米BE-SONOS裝置利用增量步進脈衝 程序化法進行程序化的數據圖，其中次-20納米裝置的程序化效率較低。
圖lib為次-20納米與次-30納米BE-SONOS裝置進行擦除的數據圖， 其中次-20納米裝置的擦除效率較低。
圖12為不同信道長度(Lg)沿著Lg的底部氧化E場仿真數據圖，其中
信道長度越短，則底部隧穿氧化物電場將變弱，而上方氧化物電場將變強。
圖13a-圖13b為不同等效氧化層厚度的次-30納米BE-SONOS的增量 步進脈衝程序化比較圖。其中a為電容器、b為與非門裝置。所有電容器(包 括極薄的BE-SONOS)均顯示理想的增量步進脈衝程序化斜率(約為1)，但 與非門裝置則顯示較低的增量步進脈衝程序化斜率。
圖14a為次-30納米BE-SONOS裝置於靜默模式的增量步進脈衝程序 化(即沒有程序化驗證)的Vt分布圖，其是取自整片晶圓。
圖14b為定義多層存儲單元的棋盤式型態程序的示意圖，其中當選定 存儲單元系程序化驗證時，乃進行自我升壓法(Vo^3.3伏特、Vpas^12伏 特)以進行程序化抑制。
圖14c為利用增量步進脈衝程序化與自我升壓法的Vt分布圖。其中 測試數個相同的與非門陣列，且由於程序化幹擾，存儲單元A(PV1)的最 終分布僅稍微擴大，整片晶圓所得的分布較窄。
圖15為近乎平面與凹陷型淺溝道隔離(類似鰭式場效電晶體)結構的 擦除狀態分布的比較圖。其中凹陷型淺溝道隔離的擦除Vt較低，且其分 布較窄。
圖16為次-30納米與非門存儲單元的P/E數據圖，其中的小圖顯示過 程中對應的IV曲線。
圖17為次-30納米BE-SONOS與非門裝置的於200次的P/E循環後 的15(TC維持率數據圖。其顯示出絕佳少量電子(小於50)的儲存能力，而 其中的小圖為比較用的次-50納米BE-SONOS數據圖。
圖18a為次-20納米BE-SONOS與非門裝置的讀取電流穩定性數據圖， 其中乃於通過柵極與選擇柵極處施加一固定電壓，以持續讀取與非門字符 串電流。
圖18b為利用Keithley 4200系統對於單一存儲單元進行脈衝IV量測 的數據圖。讀取電流在微秒至毫秒範圍內戲為穩定狀態，代表在操作過程 中並無瞬間的電荷捕捉與釋放。
圖18c為讀取幹擾使用期的評估數據圖。其中乃施加各種不同的大柵 極電壓以加速讀取幹擾，讀取幹擾可超過1百萬次讀取周期(假設每次讀取 時間為1毫秒)。
主要元件符號說明
10淺溝道隔離
11、 12側邊口袋注入
15、 25區塊電晶體
17、 27源極選擇電晶體
50存儲單元形成區域
62、 63口袋
70半導體襯底
74第~"步 .
75第二步
800與非門陣列
801字線(或列)與區塊選擇解碼器
802字線與區塊選擇線
803位線(行)解碼器與驅動器
804位線
805、 807總線
806感應放大器與數據輸入結構
808偏壓調整供應電壓與電流源
809控制器
811數據輸入線
815數據輸出線
850集成電路
851其它電路
16-1~16-N、 26-l~26-N存儲單元
51-l 51-5填充有絕緣材料的溝道
52-l 52-4半導體條
73-l~73-4硬質掩模
53-l~53-4字線
53-60口袋
61-l~61-5源極/漏極區域
81-1~81-5淺溝道隔離結構
82-2多晶矽字線
83 97側邊口袋注入
98襯墊氧化層
BLT、 SLT控制線
BL-1、 BL-2位線
WL1、 WL2、 WLN-1、 WLN字線
SL參考線
STI淺溝道隔離
S/D源極/漏極區域
VPASS通過電壓
VPGM程序化電壓
SSE源極選擇線
GSL柵極選擇線
P/E程序化/擦除
具體實施例方式
以下說明請配合參考圖1至圖18c以了解本發明各實施例。 圖1是部份與非門陣列的示意圖，其中淺溝道隔離是是位於區域10， 而側邊口袋注入則位於區域ll、 12。存儲單元是位於多個與非門串行中， 其中圖1的第一與非門串行包括了彼此串聯的存儲單元16-1至16-N，第 二與非門串行則包括了彼此串聯的存儲單元26-l至26-N，而N可為16、 32或更高的值。對應的字線WL,至WLN的集合是耦接至與非門串行中相 對應的存儲單元，與非門串行的選擇乃是通過控制區塊電晶體15、 25以 及源極選擇電晶體17、 27來達成，其中前者是利用控制線BLT來將存儲 單元連接至位線BL-1與BL-2，而後者是利用控制線SLT來將存儲單元連 接至參考線SL。連接至選定的存儲單元的字線，其電壓被設定為相對低， 而其它的字線則被設定為相對高電壓，且其大小是足以開啟具有高閾值電 壓的存儲單元。選定的存儲單元的狀態偵測，可通過判斷選定的字線上的 字線電壓是否足以開啟存儲單元來達成，此主要是依據與與非門操作類似
的邏輯概念進行。
與非門陣列的製作中常用的方式包括利用淺溝道隔離(STI)結構，如圖 1所示，其是介於包括有存儲單元串行的半導體襯底條之間。存儲單元包
括具有n型摻雜(用於p-信道裝置)或p型摻雜(用於n-信道裝置)的信道區，
以及介於信道區之間，且沿著具有相反導電型態的條的源極/漏極區。電荷 捕捉結構被形成於信道區上，而字線與位線被製作成可建立與非門存儲單 元存取的形式。
如此處所述，側邊口袋注入是以圖1中的區域ll、 12來表示，且其
是沿著鄰近淺溝道隔離結構的存儲單元，以防止沿著側邊的信道區域受到 非均勻電荷分布影響。
圖2A至圖2C是三種可用來形成與非門陣列，且以淺溝道隔離為基 礎結構的穿透式電子顯微鏡照片。圖2A是「凸起型」淺溝道隔離結構， 其主要是用來降低邊緣電場，且常使用於浮動柵極裝置中。圖2B是「凹 陷型」淺溝道隔離結構，其可讓存儲單元變得像是鰭式場效電晶體 (FinFET)，且可提供較佳的柵極控制能力。圖2C是「近乎平面型」淺溝 道隔離結構，由於其並沒有與間隙填充相關的問題，此種結構較適合用來 縮小存儲單元結構。
圖2A為具有淺溝道隔離的「凸起型」結構，此處標示為STI，其位 於顏色較深的半導體信道元件的兩側。位於信道元件及STI結構上的電荷 捕捉結構乃標示為ONONO。照片中的電荷捕捉結構包括有能隙工程的隧 穿層，且其包括厚度小於2納米(如約13埃)的二氧化矽的第一層、厚度小 於3納米(如約20埃)的氮化矽的第二層、厚度小於3.5納米(如約25埃) 的二氧化矽的第三層、厚度大於5納米(如約70埃)的氮化矽的電荷捕捉層 以及厚度大於5納米(如約90埃)的二氧化矽的阻絕層。一 P型摻雜多晶矽 層是位於電荷捕捉結構上，此處標示為。+-多晶矽柵極」。於鄰近電荷捕 捉結構的信道表面處，信道元件包括了 「區域一」及「區域二」的標示， 其中區域一是橫越信道頂端的相對較平坦區域，其橫越電荷捕捉結構的材 料的厚度相對較一致，而區域二包括了信道位於區域一兩側的轉角。於圖 2A所示的「凸起型」淺溝道隔離結構中，相對於區域一，區域二是於操 作過程中位於弱電場，且鳥嘴現象會使電荷捕捉結構中的氧化物層的厚度
變大。因此，相較於區域一的高閾值電壓狀態，區域二中的存儲單元閾值 電壓較有可能維持在相對低的狀態。根據此處所揭露的技術，側邊口袋注 入可用來降低存儲單元的非均勻部分對於操作的影響，就圖2A而言，至 少可在部分區域二中達成此功效。
圖2B為具有淺溝道隔離的「凹陷型」結構，此處標示為STI，其位 於顏色較深的半導體信道元件的兩側。位於信道元件及STI結構上的電荷 捕捉結構乃標示為ONONO,其是以與圖2A中該結構的製作方式來形成。 一多晶矽層是位於電荷捕捉結構上，此處標示為「？+-多晶矽柵極」。於鄰 近電荷捕捉結構的信道表面處，信道元件包括了 「區域一」、「區域二」、 「區域三」的標示，其中區域一是橫越信道頂端與位於其平坦側的相對較 平坦區域，其橫越電荷捕捉結構的材料的厚度相對較一致。區域二包括了 信道位於區域一兩側的頂轉角。區域三是側壁最外層的區域，而該處的柵 極控制能力極弱。於圖2B所示的「凹陷型」淺溝道隔離結構中，相對於 區域一，區域二是於操作過程中位於強電場，區域三是於操作過程中位於 弱電場，而鳥嘴現象會使電荷捕捉結構中的氧化物層的厚度變大。因此， 相較於區域一與區域二的高閾值電壓狀態，區域三中的存儲單元閾值電壓 較有可能維持在相對低的狀態。根據此處所揭露的技術，側邊口袋注入可 用來降低存儲單元的非均勻部分對於操作的影響，就圖2B而言，至少可 在部分區域三中達成此功效。
圖2C為具有淺溝道隔離的「近乎平面型」結構，此處標示為STI， 其位於顏色較深的半導體信道元件的兩側。位於信道元件及STI結構上的 電荷捕捉結構乃標示為ONONO，其是以與圖2A中該結構的製作方式來 形成。 一多晶矽層是位於電荷捕捉結構上，此處標示為。+-多晶矽柵極」。 於鄰近電荷捕捉結構的信道表面處，信道元件包括了 「區域一」、「區域 二」、「區域三」的標示，其中區域一是橫越信道頂端的相對較平坦區域， 其橫越電荷捕捉結構的材料的厚度相對較一致。區域二包括了信道位於區 域一兩側的頂轉角。區域三是信道側邊最外側的區域，該處的柵極控制能 力極弱，且鳥嘴現象會使電荷捕捉結構中的氧化物層的厚度變大。於圖2C 所示的「近乎平面型」淺溝道隔離結構中，相對於區域一，區域二是於操 作過程中位於強電場，區域三是於操作過程中位於弱電場，並受到增厚的
氧化物層的影響，因此，相較於區域一與區域二的存儲單元閾值電壓，區 域三中的存儲單元閾值電壓較有可能維持在相對低的狀態。根據此處所揭 露的技術，側邊口袋注入可用來降低存儲單元的非均勻部分對於操作的影 響，就圖2C而言，至少可在部分區域三中達成此功效。
圖3為與非門陣列布局的示意圖，其包括存儲單元行之間的淺溝道隔
離與側邊口袋注入。於該布局中，多個填充有絕緣材料的溝道51-1至51-5 被形成於半導體襯底中，半導體條52-1至52-4是分別介於兩個填充有絕 緣材料的溝道51-1至51-5之間。電荷捕捉結構(圖未示)被覆蓋於半導體條 上。多個字線53-1至53-4被形成於電荷捕捉結構上，且其相對於半導體 條52-1至52-4垂直延伸。半導體條包括多個具有第一導電型態的源極/漏 極區域(標示為S/D)以及多個具有第二導電型態的信道區域(位於字線下)。 具有第二導電型態的側邊口袋注入被形成於半導體條上，包括半導體條 52-1上的口袋53、 54;半導體條52-2上的口袋55、 56;半導體條52-3 上的口袋57、 58;以及半導體條52-4上的口袋59、 60。於本實施例中， 側邊口袋注入是以沿著具有源極/漏極區域的半導體條52-1至52-4的長度 的方式形成。於另一實施例中，可於注入過程中將源極/漏極區域以掩模覆 蓋，以將側邊口袋注入僅形成於信道側邊。於再一實施例中，為降低橫越 電荷捕捉的信道寬度的非均勻分布影響，可使用特定的掩模方式來將導電 型態與信道相同的側邊口袋注入形成於信道表面的特定區域上。舉例來 說，可將側邊口袋注入形成於圖2B的淺溝道隔離「凹陷型」結構的區域 二中。
如圖2A至圖2C中所示的存儲單元中，字線可覆蓋於源極/漏極端間 的信道上。舉例來說，存儲單元可形成於區域50內，且其中字線53-2被 覆蓋半導體條52-2。
圖2A至圖2C中所示，其中溝道的絕緣材料為二氧化矽或氮氧化矽， 且電荷捕捉結構的底層也是二氧化矽或氮氧化矽。鳥嘴現象發生於熱工藝 中，而使電荷捕捉結構的底層厚度沿著邊緣增加。鳥嘴現象可能是起因於 絕緣材料與電荷捕捉結構所使用的材料相同或是其它原因，而其會造成非 均勻的電場，並因此造成該結構邊緣非均勻的電荷捕捉。此處所揭露的側 邊口袋注入可有效降低信道側邊的鳥嘴現象，以避免元件受到橫越信道寬
度的非均勻閾值電壓及非均勻電荷分布的影響。
圖4是圖3沿著虛線4-4進行剖面而得的剖面圖，且其元件符號沿用
圖3。如圖4所示，存儲單元陣列被形成於標示為「P型阱」的半導體襯 底上，填充有絕緣材料的溝道51-1至51-5定義了半導體襯底的條，且其 具有與P型阱相同的導電型態。該多個條的寬度是與存儲單元的信道寬度 大致相同，而後者是於圖中標示為Wc。導電型態與P型阱相同的側邊口 袋53-60增加了其中p型摻雜物的濃度，導致相同導電型態的摻雜物橫越 信道寬度Wc的濃度分布中，於口袋處的濃度是高於信道的中央區域的濃 度。於實施例中，電荷捕捉結構包括了如圖2A所述的ONONO多層堆棧。 其它實施例中的存儲單元可以採用不同的電荷捕捉結構，舉例來說，可採 用以下文獻所述的電荷捕捉結構IEDM， 2003(MANOS)，由Shin等人發 表的論文"A Highly Reliable SONOS-type NAND Flash Memory Cell with A1203 or Top Oxide";正EE， 2005，由Shin等人發表的論文"A Novel NAND-type MONOS Memory using 63nm Process Technology for a Multi-Gigabit Flash EEPROMs";以及2007年8月27日申請的美國專利申 請案第11/845,276號，以上文獻均以引用方式並於本文。
圖5是圖3沿著虛線5-5進行剖面而得的剖面圖，且其元件符號沿用 圖3。圖5是沿著包括源極/漏極區域61-1至61-5的半導體的條進行剖面， 且其間的信道區以串聯的方式形成多個存儲單元。字線53-1至53-4覆蓋 於兩源極/漏極區域間信道區的條上，而電荷捕捉結構包括ONONO多層 堆棧已如前述。為供參考，柵極長度是於圖5內標示為Le。柵極長度是存 儲單元介於源極/漏極端間的信道長度的一個決定因素，且其位於一與圖4 中的信道寬度Wc垂直的位置。如注入的口袋62、 63，於圖5中，口袋是 以沿著源極與漏極區域旁的信道的邊緣而形成。此處以口袋62、 63為例， 其是用以降低所謂的簡訊道效應，像是擊穿現象。因此，此處所述的存儲 單元實施例可包括沿著信道側邊注入的側邊口袋，其中信道是位於導電型 態與信道相同的絕緣結構旁，且該側邊口袋具有和信道相同的導電型態。 通過側邊口袋的注入，可消除或減少橫越信道寬度的非均勻電荷分布。此 外，如位於源極/漏極端旁邊的口袋62、 63，注入的口袋的導電型態可依 照其用途而具有和信道相同或相反的導電型態。
其它替代實施例更包括多個字線，像是8或16條，其介於第一 n型
源極/漏極端與第二 n型源極/漏極端之間，且在此n型信道元件中具有連 續的p型信道結構(p型襯底)；而在p型信道元件中則具有連續的n型信 道結構(n型襯底)。因此，此實施例所述的與非門陣列可包括多個介於源 極/漏極端間的柵極，且源極/漏極端所摻雜的導電型態是與信道相反。此 時，可通過施以偏壓至鄰近的字線來存取存儲單元，而使信道結構反轉， 以於每一柵極產生反轉的源極/漏極區域。此可參考由Hsu等人在2006年 3月31日申請的美國申請案第11/394,649號，在此將其全文引用做為參考 數據。
圖6為生產存儲單元方法中某階段的示意圖，其中存儲單元包括沿著 淺溝道隔離結構側邊的側邊口袋注入。如圖所示，其包括了具有襯墊氧化 層98的p型半導體襯底70。注入掩模包括有多個的條73-1至73-4，其是 為氮化矽或其它合適的刻蝕掩模材料，且該多個條定義了介於掩模間多個 溝道的位置。於進行刻蝕溝道前先進行離子注入，其中第一步74乃用來 在硬質掩模73-1至73-4的左側下，以7至30度的角度進行注入，而形成 注入區域90、 92、 94、 96;而第二步75乃用來在硬質掩模73-1至73-4 的右側下，以-7至-30度的角度進行注入，而形成注入區域91、 93、 95、 97。該多個注入是採用p型摻雜物以配合該襯底的導電型態。舉例來說， 就P型襯底而言，可注入硼、二氟化硼或銦。注入的量是可使沿著信道側 邊的局部閾值電壓(如在圖2A中的區域二中的鳥嘴下方)大於信道的中央 區域的局部閾值電壓。舉例來，對於襯底或信道阱來說，若以1E18/立方 釐米的摻雜濃度，則注入劑量可介於1E13/平方釐米至1E14/平方釐米。於 一實施例中，硼離子是以15keV的能量進行注入，且其注入角度約為15 度，且注入劑量為3E13/平方釐米。於另一實施例中，側邊口袋注入的深 度約為1000埃，且劑量約為2E13/平方釐米。因此，有效摻雜濃度約在 2E13/(1000*lE-8)= 2E18/立方釐米。於此實施例中，側邊口袋注入可提高 沿著信道側邊的局部摻雜濃度，故預估的局部閾值電壓Vt乃大於約5伏 特。
注入傾斜角、濃度、能量及摻雜材料是根據信道寬度、沿著側邊的電 荷捕捉層結構、注入過程中所使用的掩模結構等因素進行調整或選擇，藉以製作出最佳的存儲單元。側邊口袋應不至於過度延伸至信道區的中央， 但其延伸程度系足以減少電荷捕捉結構的部分非均勻效應。
於注入過程後，乃進行快速退火(RTA)步驟。之後並進行淺溝道隔離 刻蝕，接著再將所產生的溝道以二氧化矽或氮氧化矽的絕緣材料填充，如
透過高密度等離子體(HDP)化學氣相沉積的方式進行。於填充後，該結構 乃利用化學機械拋光或其它方式予以平坦化。接著，如圖2C中所示的近
乎平面結構，其上乃形成電荷捕捉結構與字線。除此之外，也可以將半導
體條施以輕度的凹陷，以形成如圖2A中所示的凸起型淺溝道隔離結構； 亦或將絕緣材料施以輕度的凹陷，以形成如圖2B中所示的凹陷型淺溝道 隔離結構。
如圖4至圖6所舉的實施例將得到n信道存儲單元。無庸置疑地，不 同實施例也可製得p信道存儲單元，如圖7所示。圖7為p信道結構的剖 面圖，有點類似圖4的n信道結構剖面圖。其中，存儲單元陣列乃形成於 標示為「N型阱」的半導體襯底上。淺溝道隔離結構81-1至81-5定義了 半導體襯底的條，且其具有與N型阱相同的導電型態。該多個條的寬度是 與存儲單元的信道寬度大致相同。側邊口袋注入83-90具有和N型阱相同 的導電型態，且其可於其中增加n型摻雜物的濃度，並導致相同導電型態 的摻雜物橫越信道寬度Wc的濃度分布中，於口袋處的濃度高於信道中央 區域的濃度，進而降低填充有絕緣材料的溝道旁的信道的影響。於本實施 例中，電荷捕捉結構包括了如圖2A所描述的ONONO多層堆棧，多晶矽 字線82-2則覆蓋於淺溝道隔離結構間的多個半導體條之上。
圖8為集成電路850的簡化方塊圖，且其是採用此處所述具有側邊口 袋注入以及能隙工程的隧穿介電層的BE-SONOS存儲單元的與非門陣列 800。字線(或列)與區塊選擇解碼器801被耦接至多個條字線與區塊選擇線 802，其間並形成電性連接，且該字線(或列)與區塊選擇解碼器801是沿著 存儲器陣列800的列的方式排列。位線(行)解碼器與驅動器803是耦接並 電性連接至多條沿著存儲器陣列800的行排列的位線804，以由存儲器陣 列800中的存儲單元讀取數據，或將數據寫入其中。地址是透過總線805 提供至字線解碼器與驅動器801及位線解碼器803。方塊806中的感應放 大器與數據輸入結構，包括讀取、程序化與擦除模式的電流源，是透過數
據總線807耦接至位線解碼器803。數據是透過數據輸入線811，由集成 電路850上的輸入/輸出埠或由其它電路851提供至方塊806的數據輸入 結構。如本實施例所示，其它電路851被包含於集成電路850內，像是一 般用途的處理器、特定用途的應用電路或是可提供此存儲單元陣列所支持 的系統單晶片功能的多個模塊的組合。數據是由方塊806中的感應放大器， 透過數據輸出線815，提供至集成電路850上的輸入/輸出端或其它集成電 路850內或外的數據目的地。
陣列800可以是上述的與非門陣列或其它陣列結構，如及門陣列或是 或非門陣列，端視應用目的而定。
於本實施例中，控制器809是以偏壓調整狀態機構為例，其是控制偏 壓調整供應電壓與電流源808，如讀取、程序化、擦除、擦除驗證、供字 線位線的程序化驗證電壓或電流，此外，控制器809亦使用存取控制方法 來控制字線/源極線操作。而控制器809可利用技術領域中已知的特殊目的 邏輯電路來實作。於其它實施方式中，控制器809可包括一般用途的處理 器以執行電腦程式來控制元件的操作，而該處理器可以實作於相同的集 成電路上。於其它實施方式中，控制器809可利用特殊目的邏輯電路與一 般用途的處理器的組合來實作。
具有良好裝置特性的次-30納米與次-20納米的BE-SONOS與非門閃 存可利用兩種創新工藝來達成(l)利用低能量傾斜角淺溝道隔離口袋注入 來抑制淺溝道隔離轉角邊緣效應，以及(2)利用額外的氧化物襯墊來改善短 信道效應的漏極補償。就20納米的BE-SONOS與非門的操作而言，傳統 用於多層存儲單元儲存的自我升壓程序化抑制及增量步進脈衝程序化 (ISPP)亦予說明。讀取電流穩定性及讀取幹擾使用期亦予以評估。儲存電 子的數量評估僅有50至IOO個，而「少量電子」條件於15(TC烘乾後亦顯 示出有效的數據維持。
圖9a至圖9d為次-30納米與次-20納米的BE-SONOS裝置的剖面圖。 可增進次-20納米特性的方法包括利用低能量傾斜角將淺溝道隔離口袋注 入淺溝道隔離轉角的側壁，並如前述般以淺溝道隔離刻蝕進行處理。較高 的P型阱摻雜濃度會抑止側壁寄生電晶體，並因此降低淺溝道隔離邊緣效 應(可見正DM Tech. Dig. ， 2007年，第161-164頁，由呂函庭等人發表)。
掩模修整可用來達成極小的尺寸(將微影硬質掩模進行刻蝕處理，使其變得 更窄)。據此，可在相對大的間距中形成細微的線路。ONO的寬度比柵極 長度更寬，而在ONO刻蝕過程中，多晶矽柵極的側壁也會受到側蝕，進 而形成更短的柵極長度。
為能產生更好的簡訊道效應，在接面注入之前可先應用一額外的氧化 物襯墊，以擴大有效信道長度，如圖10所示。於該圖中所示的為信道長 度方向上近乎平面的結構的製作，而其可促進間距調整。
與非門的操作是利用32-WL與非門陣列來進行評估。 一般 01/N1/02/N2/03的厚度分別為13/20/25/60/60埃。許多相同的裝置(約1000 個)曾於整片晶圓中進行測試，以提供較清楚的統計上評估。而整片晶圓的 量測提供了裝置變化最不利狀況的估計。
次-20納米與次-30納米BE-SONOS裝置典型的程序化/擦除特性可見 圖lla至圖llb。其中增量步進脈衝程序化法是用來進行程序化，其是通 過在每一程序化步驟施加固定的電壓增量(如0.2伏特)。圖lla顯示增量步 進脈衝程序化法的程序化是呈現一線性狀態(其中次-30納米裝置的增量步 進脈衝程序化法的斜率為0.7)，且不同的VpcM最終將趨近一致。次-20納 米裝置的增量步進脈衝程序化法的斜率也是呈現一線性狀態，但其值較次 -30納米裝置來的小(約0.5)。
圖lib是擦除速度的比較圖。其中次-20納米裝置的擦除速度也比次 -30納米裝置來的慢。且在相同的信道寬度下，信道長度越長，其速度也 較快，且擦除飽和也較慢。
圖12是說明了幾何效應。由於0N0堆棧的高度(約17納米)與裝置的 尺寸相近，在邊緣處將產生明顯的邊際場。此仿真結果顯示底部氧化電場 會在信道長度變小時減少，進而導致較差的程序化/擦除效率。另一方面， 橫越上方氧化物的電場會輕微增強，而增進柵極注入及較大的擦除飽和。 由此仿真可知，若將ONONO堆棧的高度減少至比信道長度或寬度來的小 很多的話，將可減少邊際場及幾何效應。 一般的經驗法則是，ONONO的 厚度可小於1/2信道長度/寬度，以減少邊際場所造成的非均勻電場的影響。
圖13a至圖13b為具有不同等效氧化層厚度與01厚度的BE-SONOS 的增量步進脈衝程序化的比較圖，所有的BE-SONOS電容器(圖13a)均顯
示出理想的線性程序化(增量步進脈衝程序化斜率約為1)。然而，圖13b
顯示出，與非門裝置的增量步進脈衝程序化斜率通常較電容器低。根據我
們先前的分析(可見正DM Tech. Dig. ， 2007年，第161-164頁，由呂函庭 等人發表)可知，淺溝道隔離邊緣效應會降低增量步進脈衝程序化斜率。透 過我們提出的新穎的淺溝道隔離口袋注入，即便是次-20納米裝置，其增 量步進脈衝程序化斜率也可有效維持。此結果有相當的重要性，因為增量 步進脈衝程序化會自我修正任何ONO厚度的變化，並提供較窄的Vt分布 控制。
靜默模式(dumb-mode)的增量步進脈衝程序化(即沒有程序化驗證)的 Vt分布如圖14a所示。儘管該分布較廣(整片晶圓量測)，程序化狀態仍具 有一高斯分布，且於增量步進脈衝程序化過程中均勻地偏移。此現象是與 圖13a-圖13b—致，因為所有裝置的增量步進脈衝程序化斜率都很類似。 此一 良好的增量步進脈衝程序化對於BE-SONOS達成良好的Vt分布控制 而言相當重要。
具有定義於不同程度(A、 B、 C、 D)的鄰近存儲單元的棋盤式型態可 用來研究多層存儲單元區間(圖14b)。在存儲單元A以增量步進脈衝程序 化方式程序化後，乃進行自我升壓法，且存儲單元B乃繼續進行程序化。 存儲單元C與D也以相同方式處理。我們在整片晶圓中使用了相同的測 試程序。圖14c的結果可證明增量步進脈衝程序化與自我升壓法可對次-30 納米的多層存儲單元BE-SONOS與非門提供較良好的Vt分布。
圖15為擦除分布的示意圖。通常擦除分布都很廣，且會存有某些擦 除飽和。然而，我們發現凹陷型淺溝道隔離的經擦除Vt分布會比近乎平 面型結構來的低。這主要是起因於較強的場增強效應(可見IEDM Tech. Dig.， 2007年，第913-916頁，由T. H. Hsu等人發表)，而這也提供了一
種解決擦除飽和的可能方法。
圖16為一般的寫入次數數據圖，當尺寸縮小，寫入次數也會變得較 少。這或許是因為轉角邊緣會在尺寸縮小時降低裝置的可靠性。
次-30納米BE-SONOS裝置所儲存的電子數目大約在50至IOO(捕捉 密度(約1013/平方釐米)乘以信道面積)。圖17為次-30納米BE-SONOS絕 佳維持能力的數據圖，儘管其維持率較次-50納米BE-SONOS(見插入圖)
稍差，但其可容忍極長時間(大於100小時)的高溫烘乾，這就提供了具有
絕佳少量電子(小於100)儲存能力的BE-SONOS。
圖18a至圖18c為連續讀取時的讀取電流穩定性數據圖，其中儘管裝 置很微小，電流起伏程度仍相當小。BE-SONOS的評估是使用脈衝-IV技 術進行，且脈衝-IV的量測結果顯示從微秒至毫秒範圍內並無瞬間反應。 這代表在操作過程中並無瞬間的電荷捕捉與釋放。
讀取幹擾使用期乃使用較大的傳遞柵極電壓(pass gate voltage)進行評 估以加速，次-30納米BE-SONOS可在Vread小於7伏特下維持1百萬次 讀取周期。
驗證次-20納米BE-SONOS與非門，且其展現出絕佳的少量電子儲存 與較窄的Vt分布控制能力。
雖然本發明已參照實施例來加以描述，然本發明創作並未受限於其詳 細描述內容。替換方式及修改樣式已於先前描述中所建議，且其它替換方 式及修改樣式將為熟習此項技藝的人士所思及。特別是，所有具^^實質上 相同於本發明的構件結合而達成與本發明實質上相同結果者，皆不脫離本 發明的精神範疇。因此，所有此等替換方式及修改樣式系意欲落在本發明 於權利要求範圍及其均等物所界定的範疇之中。
權利要求
1、一種存儲單元，其特徵在於，包括一第一源極/漏極端與一第二源極/漏極端，該第一與第二源極/漏極端具有一第一導電型態；一介於該第一與第二源極/漏極端的信道，該信道具有一第二導電型態，且該信道具有一由該第一源極/漏極端延伸至該第二源極/漏極端的信道長度，以及一與該信道長度垂直且由該信道的一第一側延伸至一第二側的寬度；該信道包括一沿著至少該第一側與第二側之一的摻雜物側邊口袋，該摻雜物具有該第二導電型態，該側邊口袋處的該摻雜物濃度高於該信道的一中央區域的該摻雜物濃度；一覆蓋於該信道上的電荷捕捉結構；以及一位於該電荷捕捉結構上的柵極。
2、 根據權利要求1所述的存儲單元，其特徵在於，該信道、該電荷 捕捉結構與該柵極的排列方式是可使該電荷捕捉結構介於該柵極與該信 道間，該信道沿著該至少一側的厚度大於該中央區域內的厚度。
3、 根據權利要求1所述的存儲單元，其特徵在於，更包括一沿著該 信道側邊的絕緣材料。
4、 根據權利要求1所述的存儲單元，其特徵在於，該電荷捕捉結構 包括一多層介電堆棧，該多層介電堆棧包括一位於該信道上的隧穿層； 一位於該隧穿層上的電荷捕捉層； 一介於該電荷捕捉層與該柵極間的阻絕層；以及 沿著該信道側邊的溝道，該溝道被填充絕緣材料。
5、 根據權利要求1所述的存儲單元，其特徵在於，該電荷捕捉結構 包括一多層介電堆棧，該多層介電堆棧包括一位於該信道上的多層隧穿層，該多層隧穿層包括一矽氧化物或氮氧化矽的第一層，其中央區域的厚度小於2納米；一氮化矽的第二層，其中央區域的厚度小於2.5納米；以及 一包括矽氧化物或氮氧化矽的第三層，其中央區域的厚度小於 3.5納米；一位於該多層隧穿層上的電荷捕捉層，該電荷捕捉層包括中央區 域厚度大於5納米的氮化矽；一介於該電荷捕捉層與該柵極間的阻絕層，該阻絕層包括一絕緣 材料，其中央區域的一有效氧化物厚度大於5納米；以及沿著該信道側邊的溝道，該溝道被填充有包括矽氧化物或氮氧化 矽的材料。
6、 一種集成電路裝置，其特徵在於，包括 一半導體襯底，包括一存儲器陣列區；多個於該半導體襯底的該存儲器陣列區中排列成行的溝道，該多個溝 道被填充有絕緣體，且該多個溝道之間為半導體襯底條，各半導體襯底條 包括多個分離的源極/漏極端，其具有一第一導電型態； 多個鄰近源極/漏極端間的信道，該多個信道具有一第二導電型 態，且具有一由一第一鄰近源極/漏極端延伸至一第二鄰近源極/漏極 端的信道長度，以及一與該信道長度垂直且由該信道的一第一側延伸 至一第二側的寬度；以及該多個信道包括一沿著至少該第一側與第二側之一的摻雜物側 邊口袋，該摻雜物具有該第二導電型態，該多個側邊口袋處的該摻雜 物濃度高於該多個信道的中央區域的該摻雜物濃度； 多個覆蓋於該多個信道上的電荷捕捉結構；多個位於該多個電荷捕捉結構與該多個半導體襯底條的信道上排列成列的字線；以及多個與該多個半導體襯底條中的對應半導體襯底條連接的位線； 其中一電荷捕捉存儲單元的與非門架構陣列被提供於該集成電路裝置上。
7、 根據權利要求6所述的集成電路裝置，其特徵在於，該信道、該 電荷捕捉結構與該柵極的排列方式是可使該電荷捕捉結構介於該柵極與 該信道間，該信道沿著該至少一側的厚度大於該中央區域內的厚度。
8、 根據權利要求6所述的集成電路裝置，其特徵在於，該電荷捕捉 結構包括一多層介電堆棧，該多層介電堆棧包括一位於該信道上的隧穿層； 一位於該隧穿層上的電荷捕捉層；以及一介於該電荷捕捉層與該柵極間的阻絕層。
9、 根據權利要求6所述的集成電路裝置，其特徵在於，該電荷捕捉 結構包括一多層介電堆棧，該多層介電堆棧包括一位於該信道上的多層隧穿層，該多層隧穿層包括一矽氧化物或氮氧化矽的第一層，其中央區域的厚度小於2納米；一氮化矽的第二層，其中央區域的厚度小於3納米；以及一包括矽氧化物或氮氧化矽的第三層，其中央區域的厚度小於3.5納米；一位於該多層隧穿層上的電荷捕捉層，該電荷捕捉層包括中央區域的厚度大於5納米的氮化矽；以及一介於該電荷捕捉層與該柵極間的阻絕層，該阻絕層包括一絕緣材料，其中央區域的一有效氧化物厚度大於5納米，且該多個溝道的絕緣體包括矽氧化物或氮氧化矽。
10、 一種製造一半導體襯底上的一存儲單元陣列的方法，其特徵在於，包括提供一襯底，其具有一摻雜物第一濃度的一信道導電型態； 於該襯底中形成多個填充有絕緣體的溝道，該多個溝道是由半導體襯 底條隔開；沿著鄰近該多個填充有絕緣體溝道的條的側邊，注入具有該信道導電 型態的摻雜物側邊口袋至該襯底中，使鄰近該填充有絕緣體的溝道的側邊 口袋具有一高於該摻雜物第一濃度的該摻雜物第二濃度；於該多個半導體襯底條上形成電荷捕捉結構，並於該電荷捕捉結構上 形成與該多個半導體襯底條垂直的字線；注入源極/漏極摻雜物至鄰近該多個字線的該多個半導體襯底條中，以 定義源極/漏極端，且該多個源極/漏極端的導電型態是與該信道導電型態 相反；以及於該多個字線上形成一位線陣列，其是與該多個半導體襯底條連接。
11、 根據權利要求io所述的方法，其特徵在於，該形成多個填充有絕緣體溝道的步驟與該注入口袋的步驟包括形成一刻蝕掩模，其定義該襯底上該多個填充有絕緣體的溝道的位置；注入具有該信道導電型態的摻雜物，利用該刻蝕掩模以形成位於該掩 模邊緣下方的口袋；利用該刻蝕掩模刻蝕多個溝道；以及 以絕緣體填充該多個溝道。
12、 根據權利要求11所述的方法，其特徵在於，包括以一介於7至 30度的傾斜角度注入進行該注入步驟。
13、 根據權利要求10所述的方法，其特徵在於，該形成電荷捕捉結 構的步驟包括形成一多層介電堆棧的步驟，該多層介電堆棧包括一位於該 信道上的隧穿層； 一位於該隧穿層上的電荷捕捉層；以及一介於該電荷捕 捉層與該柵極間的阻絕層。
14、 根據權利要求13所述的方法，其特徵在於，該信道上的該隧穿 層包括一矽氧化物或氮氧化矽的第一層，其中央區域的厚度小於2納米； 一氮化矽的第二層，其中央區域的厚度小於3納米；以及一包括矽氧化物 或氮氧化矽的第三層，其中央區域的厚度小於3.5納米。
15、 根據權利要求13所述的方法，其特徵在於，該隧穿層上的該電 荷捕捉層包括中央區域厚度大於5納米的氮化矽，以及一阻絕層介於該電 荷捕捉層與該柵極之間，該阻絕層包括一絕緣材料，其中央區域的一有效 氧化物厚度大於5納米。
16、 根據權利要求13或14或15所述的方法，其特徵在於，該多個 溝道內的該絕緣體包括矽氧化物或氮氧化矽。
17、 根據權利要求10所述的方法，其特徵在於，包括於該注入步驟 前，先於該字線上形成襯墊層，以補償形成該源極/漏極端的注入。
全文摘要
本發明公開了一種具有側邊口袋注入的電荷捕捉裝置，提供了一種電荷捕捉存儲單元，其具有沿著信道側邊的口袋注入，該側邊口袋注入具有和信道相同的導電型態，且該注入的摻雜物濃度較信道中央區域來的高。此種結構可有效防止電荷捕捉結構因鳥嘴或其它邊緣異常而造成信道側邊非均勻電荷捕捉現象，且前述口袋注入可利用兼容於標準淺溝道隔離工藝的方法形成。
文檔編號H01L29/792GK101364616SQ20081014565
公開日2009年2月11日 申請日期2008年8月7日 優先權日2007年8月9日
發明者呂函庭 申請人:旺宏電子股份有限公司