一種低時延的數字選頻器的製作方法

2023-05-17 21:55:26

專利名稱：一種低時延的數字選頻器的製作方法
技術領域：
本實用新型涉及一種通信技術領域中的選頻裝置，特別是涉及一種能夠解決資源 消耗的低時延的數字選頻器。
背景技術：
在我國現在的通信系統中常用的選頻方法基本為模擬選頻，模擬選頻主要存在 有如下問題一是，使調試工作很難，可生產性差，工程調試不方便；二是，上下行的隔離 度難做，容易自激；三是，模擬選頻的GSM直放站很難滿足歐洲標準；四是，不能做到時隙 AGC(對每個時隙進行自動增益調節的一種技術)，使GSM的直放站的覆蓋效率大大降低。目前，已公開的專利號為ZL 200920012632.4的專利文件介紹了一種GSM數字多 選頻直放站及所採用的多信道選頻數位訊號處理方法，它包括上行鏈路、下行鏈路、第一 雙工器模塊、第二雙工器模塊及控制單元；所述上行鏈路包括上行低噪聲放大模塊、上行第 一模擬混頻模塊、上行模數轉換模塊、上行數字信道選頻模塊、上行數模轉換模塊、上行第 二模擬混頻模塊及上行功放模塊；所述下行鏈路包括下行低噪聲放大模塊、下行第一模擬 混頻模塊、下行模數轉換模塊、下行數字信道選頻模塊、下行數模轉換模塊、下行第二模擬 混頻模塊及下行功放模塊；所述上行模數轉換模塊、上行數字信道選頻模塊、上行數模轉換 模塊、下行模數轉換模塊、下行數字信道選頻模塊和下行數模轉換模塊的埠接控制單元 的埠。施主天線接收基站下行信號，經第一雙工器模塊送下行低噪聲放大模塊放大後，由 下行第一模擬混頻模塊下變頻到中頻信號，再經下行模數轉換模塊轉換後進入下行數字信 道選頻模塊完成選頻功能，選頻信號經下行數模轉換模塊進行轉換後，再經下行第二模擬 混頻模塊上變頻到射頻信號，經下行功放模塊放大後通過第二雙工器模塊送往電纜及分配 系統，由重發天線向覆蓋區輻射。重發天線接收移動臺上行信號，經第二雙工器模塊將上行 信號送上行低噪聲放大模塊放大後，由上行第一模擬混頻模塊下變頻到模擬中頻信號，再 經上行模數轉換模塊轉換後進入上行數字信道選頻模塊完成數字選頻功能，選頻信號經上 行數模轉換模塊進行轉換後，再經上行第二模擬混頻模塊上變頻到射頻信號，經上行功放 模塊放大後通過第一雙工器模塊送往施主天線，再經施主天線發送到基站，中頻的信道選 擇、濾波需要用軟體實現。在數字選頻直放站中，資源消耗和系統延時是兩大核心指標。直放站一般要求延 時必須小於10us。基於多採樣率濾波組技術的數字選頻，其延時的大小主要由FIR濾波器 的組延時決定。一般來說，採樣率降低得越多，同等帶外抑制指標下，數字選頻所需的資源 越少，但是相應的延時也越大。對於直放站的數字選頻器，降採樣率R主要從兩個方面影響 資源消耗首先，用較少的FIR抽頭數量即達到同等帶外抑制；其次，多個信道共用一組濾 波器。而對於確定抽頭量的FIR濾波器，其組延時由樣點的採樣率決定，或者說，由降採樣 率R決定。在現有的方法中，在確定的降採樣率R下，共用一組濾波器的信道數量最多為降 採樣率R的一半。
實用新型內容本實用新型的目的在於克服現有技術之不足，提供一種低時延的數字選頻器，是 在數字選頻器內置有基於多時鐘域的數字選頻方式的器件，使得在確定的降採樣率R下， 共用一組濾波器的信道數量超過降採樣率R，而僅受限於系統所能達到的最高時鐘，能夠以 更低的成本滿足直放站的技術指標要求。本實用新型解決其技術問題所採用的技術方案是一種低時延的數字選頻器，包 括下行下變頻器、下行ADC、下行DAC、下行上變頻器、下行本振、FPGA數字選頻子模塊、上行 下變頻器、上行ADC、上行DAC、上行上變頻器、上行本振、電源管理子模塊、監控子模塊和時 鍾管理子模塊；下行下變頻器的輸入接至下行鏈路的低噪模塊，下行下變頻器的輸出接至下行 ADC的輸入，下行ADC的輸出接至FPGA數字選頻子模塊的輸入，FPGA數字選頻子模塊的輸 出接至下行DAC的輸入，下行DAC的輸出接至下行上變頻器的輸入，下行上變頻器的輸出接 至下行鏈路的功放模塊，下行本振分別與下行下變頻器和下行上變頻器相連接；上行下變頻器的輸入接至上行鏈路的低噪模塊，上行下變頻器的輸出接至上行 ADC的輸入，上行ADC的輸出接至FPGA數字選頻子模塊的輸入，FPGA數字選頻子模塊的輸 出接至上行DAC的輸入，上行DAC的輸出接至上行上變頻器的輸入，上行上變頻器的輸出接 至上行鏈路的功放模塊，上行本振分別與上行下變頻器和上行上變頻器相連接；電源管理 子模塊連接在上行鏈路和下行鏈路中為各個模塊的正常工作提供電源；監控子模塊連接在 上行鏈路和下行鏈路中對各個模塊進行初始化設置，監控系統的工作狀態；時鐘管理子模 塊分別與FPGA數字選頻子模塊、下行ADC、下行DAC、上行ADC和上行DAC相連接，時鐘管理 子模塊向FPGA數字選頻子模塊、下行ADC、下行DAC、上行ADC和上行DAC輸出時鐘信號。所述的FPGA數字選頻子模塊包括多個混頻器、多個第一積分器組、多個降採樣 器、一合路器，一第一微分器組，一 FIR濾波器，一第二微分器組、一分路器、多個升採樣器、 多個第二積分器組、多個復混頻器和四個加法器；上行鏈路和下行連路的AD輸出分別接至多個混頻器；多個混頻器的輸出分別接 至多個第一積分器組的輸入，且是一個混頻器的輸出分成二路分別接二個第一積分器組； 多個第一積分器組的輸出分別對應接多個降採樣器；多個降採樣器的輸出接至一個合路 器；合路器的輸出接第一微分器組的輸入；第一微分器組的輸出接FIR濾波器的輸入；FIR 濾波器的輸出接第二微分器組的輸入；第二微分器組的輸出接分路器的輸入；分路器的輸 出分別接多個升採樣器的輸入；多個升採樣器的輸出分別對應接多個第二積分器組的輸 入；多個第二積分器組的輸出分別接多個復混頻器的輸入，且是每兩個第二積分器組的輸 出接一個復混頻器；多個復混頻器的輸出分別接至四個加法器的輸入，一個加法器對所有 上行的正輸出相加，另一個加法器對所有上行的負輸出相加，再一個加法器對所有下行的 正輸出相加，又一個加法器對所有下行的負輸出相加。所述的合路器、第一微分器組、FIR濾波器、第二微分器組和分路器均含有命名為 Dg的移位寄存器組，該移位寄存器組的流水線級數為P，等於合路器的輸入數量。本實用新型的一種低時延的數字選頻器，FPGA數字選頻子模塊是連接在由下行下 變頻器、下行ADC、下行DAC、下行上變頻器所構成的下行鏈路和由上行下變頻器、上行ADC、 上行DAC、上行上變頻器所構成的上行鏈路中，對下行鏈路和上行鏈路的AD輸出進行數字多選頻處理，並將處理結果作為DA輸入返回給下行鏈路和上行鏈路；上行鏈路的上行低噪模塊輸出信號進入上行下變頻器變換為中頻信號，中頻信號 進入上行ADC進行帶通欠採樣，採樣後的數據進入FPGA數字選頻子模塊進行數字多選頻處 理，處理後作為DA輸入送往上行DAC產生中頻信號，中頻信號經上行上變頻器變換為射頻 信號後輸出；下行鏈路的下行低噪模塊輸出信號進入下行下變頻器變換為中頻信號，中頻信號 進入下行ADC進行帶通欠採樣，採樣後的數據進入FPGA數字選頻子模塊進行數字多選頻處 理，處理後作為DA輸入送往下行DAC產生中頻信號，中頻信號經下行上變頻器變換為射頻 信號後輸出；FPGA數字選頻子模塊在內部處理過程中，是按先後順序，採用三個時鐘域對數字 信號進行降採樣、濾波和升採樣的處理在第一時鐘域中，是用混頻器、第一積分器組和降 採樣器對信號進行順序處理；在第二時鐘域中，是用合路器，第一微分器組，FIR濾波器，第 二微分器組和分路器對信號進行順序處理；在第三時鐘域中，是用升採樣器、第二積分器組 和復混頻器對信號進行順序處理。FPGA數字選頻子模塊在內部處理過程中，對於預先設定的信道數K、降採樣率R 和倍數e，是將4K個降採樣器的輸出輸入到合路器中，由合路器將4K路信號合併成一路信 號；其中，當4K = R時，合路器和降採樣器採用相同的工作時鐘，其中合路器有R個輸入；當4K = 4K)個輸入的合路器，其中eR_4K個輸入補零；當4K > R時，令合路器的時鐘是降採樣器的e倍，使得eR > = 4K ；此時，採用有 eR個輸入的合路器，其中eR_4K個輸入補零。FPGA數字選頻子模塊在內部處理過程中，其中混頻器、第一積分器組工作在相 同的時鐘下；合路器，第一微分器組，FIR濾波器，第二微分器組和分路器工作在相同的時 鐘下；第二積分器組和復混頻器工作在相同的時鐘下。FPGA數字選頻子模塊在內部處理過程中，所選定的三個時鐘域中，用於濾波的第 二時鐘域的工作時鐘為用於降採樣的第一時鐘域的工作時鐘和用升採樣的第三時鐘域的 工作時鐘的若干倍。本實用新型的一種低時延的數字選頻器，由FPGA數字選頻子模塊進行數字多選 頻處理，其處理過程為對於K選(信道數為K)的數字選頻器，採用2K個數字混頻器，將待選信道搬移到 零頻；如果AD欠採樣後上下行信道中心頻點一致，則採用K個數字混頻器，每個數字混頻器 分別產生I和Q兩路信號，上下行信道總共產生4K路信號；每個混頻器需要兩路分別為sin和cos信號作為載頻，sin和cos信號的產生基 於直接數字頻率合成技術(DDS)；數字混頻器輸出的4K路信號分別送入下變頻的第一積分器組，每個下變頻的第 一積分器組由若干個級聯的積分器構成；[0027]每個第一積分器組的輸出分別通過一個降速率為R的降採樣器，降速率為R的降 採樣器完成每R個抽樣值輸出一個的操作；將4K個降採樣器輸出的信號輸入到合路器，合路器將4K路信號合併成一路信號； 合併過程會遇到以下三種情況(1)當4K = R時，合路器和降採樣器採用相同的工作時鐘，其中合路器有R個輸 入；(2)當 4K= 4K)個輸入的合路 器，其中eR-4K個輸入補零；(3)當4K > R時，令合路器的時鐘是降採樣器的e倍，使得eR >= 4K ；此時，採用 有eR個輸入的合路器，其中eR_4K個輸入補零。合路器、第一微分器組、FIR濾波器、第二微分器組和分路器工作在相同的時鐘下； 合路器、第一微分器組、FIR濾波器、第二微分器組和分路器均有命名為Dg的移位寄存器 組，該移位寄存器組的流水線級數為P，等於合併器的輸入數；合路器的輸出信號輸入到第一微分器組，第一微分器組由若干個級聯的微分器構 成；第一微分器組的輸出連接到FIR濾波器的輸入；FIR濾波器的輸出連接到第二微分器組的輸入，第二微分器組由若干個級聯的微 分器構成；第二微分器組的輸出與分路器的輸入相連接；分路器將信號分解成P路輸出，經篩選後得到4K個有效的輸出；分路器的4K個有效的輸出信號分別輸給4K個升採樣器，4K個升速率為R的升採 樣器在每兩個數據中間插入R-I個零；4K個升採樣器的輸出分別連接到第二積分器組的輸入；4K個第二積分器組的輸出分別連接到2K個復混頻器，即每2個第二積分器組連接 一個復混頻器；復混頻器產生正負兩種輸出，所有上行的正輸出相加，所有上行的負輸出相加，所 有下行的正輸出相加，所有下行的負輸出相加；4個加法器產生的4個輸出信號送給DA轉換器。本實用新型的有益效果是，由於採用了 FPGA數字選頻子模塊進行數字多選頻處 理，且該FPGA數字選頻子模塊由多個混頻器、多個第一積分器組、多個降採樣器、一合路 器，一第一微分器組，一 FIR濾波器，一第二微分器組、一分路器、多個升採樣器、多個第二 積分器組、多個復混頻器和四個加法器構成，能夠實現多時鐘域的數字選頻方式，使得在確 定的降採樣率R下，共用一組濾波器的信道數量超過降採樣率R，而僅受限於系統所能達到 的最高時鐘，能夠有效降低數字選頻的成本，進一步解決現有技術中的生產性差、覆蓋率低 的問題。本實用新型的與現有技術相比，具有如下的優點一是，共用一組濾波器可使信道數量成倍提高，能有效降低資源消耗；二是，中頻的信道選擇、濾波用工作時鐘實現，成本優 勢明顯；三是，產品運行穩定性和可靠性高，後期維護便捷。
以下結合附圖及實施例對本實用新型作進一步詳細說明；但本實用新型的一種低 時延的數字選頻器不局限於實施例。

圖1是本實用新型的結構示意圖；圖2是本實用新型的FPGA數字選頻子模塊的示意圖；圖3是本實用新型的FPGA數字選頻子模塊中的混頻器的示意圖；圖4是本實用新型的FPGA數字選頻子模塊中的直接數字頻率合成器(DDS)的示 意圖；圖5是本實用新型的FPGA數字選頻子模塊中的積分器組的示意圖；圖6是本實用新型的FPGA數字選頻子模塊中的積分器組的積分器的示意圖；圖7是本實用新型的FPGA數字選頻子模塊中的Dg寄存器組的示意圖；圖8是本實用新型的FPGA數字選頻子模塊中的微分器組的示意圖；圖9是本實用新型的FPGA數字選頻子模塊中的微分器組的微分器的示意圖；圖10是本實用新型的FPGA數字選頻子模塊中的FIR濾波器的示意圖；圖11是本實用新型的FPGA數字選頻子模塊中的降採樣器的示意圖；圖12是本實用新型的FPGA數字選頻子模塊中的升採樣器的示意圖；圖13是本實用新型的FPGA數字選頻子模塊中的復混頻器的示意圖。
具體實施方式
實施例，參見附圖所示，本實用新型的一種低時延的數字選頻器，包括下行下變頻 器11、下行ADC12、下行DAC13、下行上變頻器14、下行本振15、FPGA數字選頻子模塊3、上行 下變頻器21、上行ADC22、上行DAC23、上行上變頻器24、上行本振25、電源管理子模塊10、 監控子模塊20和時鐘管理子模塊30。下行下變頻器11的輸入接至下行鏈路的低噪模塊，下行下變頻器11的輸出接至 下行ADC12的輸入，下行ADC12的輸出接至FPGA數字選頻子模塊3的輸入，FPGA數字選頻 子模塊3的輸出接至下行DAC13的輸入，下行DAC13的輸出接至下行上變頻器14的輸入， 下行上變頻器14的輸出接至下行鏈路的功放模塊，下行本振15分別與下行下變頻器11和 下行上變頻器14相連接；上行下變頻器21的輸入接至上行鏈路的低噪模塊，上行下變頻器 21的輸出接至上行ADC22的輸入，上行ADC22的輸出接至FPGA數字選頻子模塊3的輸入， FPGA數字選頻子模塊3的輸出接至上行DAC23的輸入，上行DAC23的輸出接至上行上變頻 器24的輸入，上行上變頻器24的輸出接至上行鏈路的功放模塊，上行本振25分別與上行 下變頻器21和上行上變頻器24相連接；電源管理子模塊10連接在上行鏈路和下行鏈路中 為各個模塊的正常工作提供電源；監控子模塊20連接在上行鏈路和下行鏈路中對各個模 塊進行初始化設置，監控系統的工作狀態；時鐘管理子模塊30分別與FPGA數字選頻子模塊 3、下行ADC12、下行DAC13、上行ADC22和上行DAC23相連接，時鐘管理子模塊30向FPGA數 字選頻子模塊3、下行ADC12、下行DAC13、上行ADC22和上行DAC23輸出時鐘信號。[0063]本實用新型的一種低時延的數字選頻器，是利用FPGA數字選頻子模塊3來實現數 字多選頻處理，以K選信道為例，該FPGA數字選頻子模塊3包括2K個混頻器301、4K個第一 積分器組302、4K個降採樣器303、一合路器304，一第一微分器組305，一 FIR濾波器306， 一第二微分器組307、一分路器308、4Κ個升採樣器309、4Κ個第二積分器組310、2Κ個復混 頻器311和四個加法器312。上行鏈路和下行連路的AD輸出分別接至2Κ個混頻器301 ；2Κ個混頻器301的輸 出分別接至4Κ個第一積分器組302的輸入，即1個混頻器301的輸出分成二路接二個第一 積分器組302 ；4Κ個第一積分器組302的輸出分別對應接4Κ個降採樣器303，即每個第一 積分器組302的輸出接一個降採樣器303 ；4Κ個降採樣器303的輸出接至一個合路器304 ； 合路器304的輸出接第一微分器組305的輸入；微分器組305的輸出接FIR濾波器306的 輸入；FIR濾波器306的輸出接第二微分器組307的輸入；第二微分器組307的輸出接分路 器308的輸入；分路器308的輸出分別接4Κ個升採樣器309的輸入；4Κ個升採樣器309的 輸出分別接4Κ個第二積分器組310的輸入，即每個升採樣器309的輸出接一個第二積分器 組310 ；4Κ個第二積分器組310的輸出分別接2Κ個復混頻器311的輸入，即每兩個第二積 分器組310的輸出接一個復混頻器311 ；2Κ個復混頻器311的輸出分別接至四個加法器312 的輸入，一個加法器312對所有上行的正輸出相加，另一個加法器312對所有上行的負輸出 相加，再一個加法器312對所有下行的正輸出相加，又一個加法器312對所有下行的負輸出 相加。其中，所述的合路器304、第一微分器組305、FIR濾波器306、第二微分器組307和 分路器308均含有命名為Dg的移位寄存器組，該移位寄存器組的流水線級數為P，等於合路 器的輸入數量。本實用新型的一種低時延的數字選頻器，是將FPGA數字選頻子模塊3連接在由下 行下變頻器11、下行ADC12、下行DAC13、下行上變頻器14所構成的下行鏈路和由上行下變 頻器21、上行ADC22、上行DAC23、上行上變頻器24所構成的上行鏈路中，對下行鏈路和上行 鏈路的AD輸出進行數字多選頻處理，並將處理結果作為DA輸入返回給下行鏈路和上行鏈 路；上行鏈路的上行低噪模塊輸出信號進入上行下變頻器11變換為中頻信號，中頻 信號進入上行ADC12進行帶通欠採樣，採樣後的數據進入FPGA數字選頻子模塊3進行數字 多選頻處理，處理後作為DA輸入送往上行DAC13產生中頻信號，中頻信號經上行上變頻器 14變換為射頻信號後輸出；下行鏈路的下行低噪模塊輸出信號進入下行下變頻器21變換為中頻信號，中頻 信號進入下行ADC22進行帶通欠採樣，採樣後的數據進入FPGA數字選頻子模塊3進行數字 多選頻處理，處理後作為DA輸入送往下行DAC23產生中頻信號，中頻信號經下行上變頻器 24變換為射頻信號後輸出；FPGA數字選頻子模塊3在內部處理過程中，是按先後順序，採用三個時鐘域對數 字信號進行降採樣、濾波和升採樣的處理在第一時鐘域中，是用混頻器301、第一積分器 組302和降採樣器303對信號進行順序處理；在第二時鐘域中，是用合路器304，第一微分 器組305，FIR濾波器306，第二微分器組307和分路器308對信號進行順序處理；在第三時 鍾域中，是用升採樣器309、第二積分器組310和復混頻器311對信號進行順序處理。[0070]FPGA數字選頻子模塊3在內部處理過程中，對於預先設定的信道數K、降採樣率R 和倍數e，是將4K個降採樣器的輸出輸入到合路器304中，由合路器304將4K路信號合併 成一路信號；其中，當4K = R時，合路器和降採樣器採用相同的工作時鐘，其中合路器有R個輸入；當4K = 4K)個輸入的合路器，其中eR_4K個輸入補零；當4K > R時，令合路器的時鐘是降採樣器的e倍，使得eR > = 4K ；此時，採用有 eR個輸入的合路器，其中eR_4K個輸入補零。FPGA數字選頻子模塊3在內部處理過程中，其中混頻器301、第一積分器組302 工作在相同的時鐘下；合路器304，第一微分器組305，FIR濾波器306，第二微分器組307和 分路器308工作在相同的時鐘下；第二積分器組310和復混頻器311工作在相同的時鐘下。可選擇的是，FPGA數字選頻子模塊3在內部處理過程中，所選定的三個時鐘域中， 用於濾波的第二時鐘域的工作時鐘可以為用於降採樣的第一時鐘域的工作時鐘和用升採 樣的第三時鐘域的工作時鐘的若干倍。本實用新型的一種低時延的數字選頻器，AD輸出的數據進入FPGA數字選頻子模 塊3，由FPGA數字選頻子模塊3進行數字多選頻處理，其處理過程為對於K選(信道數為K)的數字選頻器，採用2K個數字混頻器301，將待選信道搬 移到零頻；如果AD欠採樣後上下行信道中心頻點一致，則採用K個數字混頻器301，每個數 字混頻器301分別產生I和Q兩路信號，上下行信道總共產生4K路信號；每個混頻器301需要兩路分別為sin和cos信號作為載頻，sin和cos信號的產 生基於直接數字頻率合成技術(DDS)；數字混頻器301輸出的4K路信號分別送入下變頻的第一積分器組302，每個下變 頻的第一積分器組302由若干個級聯的積分器構成；每個第一積分器組302的輸出分別通過一個降速率為R的降採樣器303，降速率為 R的降採樣器303完成每R個抽樣值輸出一個的操作；將4K個降採樣器303輸出的信號輸入到合路器304，合路器304將4K路信號合併 成一路信號；合併過程會遇到以下三種情況(1)當4K = R時，合路器和降採樣器採用相同的工作時鐘，其中合路器有R個輸 入；(2)當 4K= 4K)個輸入的合路 器，其中eR-4K個輸入補零；(3)當4K > R時，令合路器的時鐘是降採樣器的e倍，使得eR >= 4K ；此時，採用 有eR個輸入的合路器，其中eR_4K個輸入補零。合路器304、第一微分器組305、FIR濾波器306、第二微分器組307和分路器308工作在相同的時鐘下；合路器304、第一微分器組305、FIR濾波器306、第二微分器組307和 分路器308均有命名為Dg的移位寄存器組，該移位寄存器組的流水線級數為P，等於合併器 的輸入數；合路器304的輸出信號輸入到第一微分器組305，第一微分器組305由若干個級聯 的微分器構成；第一微分器組305的輸出連接到FIR濾波器306的輸入； FIR濾波器306的輸出連接到第二微分器組307的輸入，第二微分器組307由若干 個級聯的微分器構成；第二微分器組307的輸出與分路器308的輸入相連接；分路器308將信號分解成P路輸出，經篩選後得到4K個有效的輸出；分路器308的4K個有效的輸出信號分別輸給4K個升採樣器309，4K個升速率為 R的升採樣器309在每兩個數據中間插入R-I個零；4K個升採樣器309的輸出分別連接到第二積分器組310的輸入；4K個第二積分器組310的輸出分別連接到2K個復混頻器311，即每2個第二積分 器組連接一個復混頻器；復混頻器311產生正負兩種輸出，所有上行的正輸出相加，所有上行的負輸出相 加，所有下行的正輸出相加，所有下行的負輸出相加；4個加法器312產生的4個輸出信號送給DA轉換器。這裡以一個16選的GSM數字選頻器為例來說明本實用新型實現的數字選頻方法， 為滿足延時要求，令AD轉換器採樣率為81. 92Mbps,降採樣率R為32，FIR濾波器的抽頭數 量為23 ；由於K = 16，則4K = 64，故4K > R ；此時令合路器、第一微分器組、FIR濾波器、第 二微分器組和分路器的工作時鐘為163. 84，即時鐘域2的工作時鐘是時鐘域1工作時鐘的 2倍；由於eR = 4K，16選所生成的64路信號只需共用一組合路器、第一微分器組、FIR濾波 器、第二微分器組和分路器，即節省了現有技術需要採用的另一組合路器、第一微分器組、 FIR濾波器、第二微分器組和分路器；因此在保持確定的時延不變的條件下，本實用新型能 有效降低資源消耗。上述實施例僅用來進一步說明本實用新型的一種低時延的數字選頻器，但本實用 新型並不局限於實施例，凡是依據本實用新型的技術實質對以上實施例所作的任何簡單修 改、等同變化與修飾，均落入本實用新型技術方案的保護範圍內。
權利要求一種低時延的數字選頻器，其特徵在於包括下行下變頻器、下行ADC、下行DAC、下行上變頻器、下行本振、FPGA數字選頻子模塊、上行下變頻器、上行ADC、上行DAC、上行上變頻器、上行本振、電源管理子模塊、監控子模塊和時鐘管理子模塊；下行下變頻器的輸入接至下行鏈路的低噪模塊，下行下變頻器的輸出接至下行ADC的輸入，下行ADC的輸出接至FPGA數字選頻子模塊的輸入，FPGA數字選頻子模塊的輸出接至下行DAC的輸入，下行DAC的輸出接至下行上變頻器的輸入，下行上變頻器的輸出接至下行鏈路的功放模塊，下行本振分別與下行下變頻器和下行上變頻器相連接；上行下變頻器的輸入接至上行鏈路的低噪模塊，上行下變頻器的輸出接至上行ADC的輸入，上行ADC的輸出接至FPGA數字選頻子模塊的輸入，FPGA數字選頻子模塊的輸出接至上行DAC的輸入，上行DAC的輸出接至上行上變頻器的輸入，上行上變頻器的輸出接至上行鏈路的功放模塊，上行本振分別與上行下變頻器和上行上變頻器相連接；電源管理子模塊連接在上行鏈路和下行鏈路中為各個模塊的正常工作提供電源；監控子模塊連接在上行鏈路和下行鏈路中對各個模塊進行初始化設置，監控系統的工作狀態；時鐘管理子模塊分別與FPGA數字選頻子模塊、下行ADC、下行DAC、上行ADC和上行DAC相連接，時鐘管理子模塊向FPGA數字選頻子模塊、下行ADC、下行DAC、上行ADC和上行DAC輸出時鐘信號。
2.根據權利要求1所述的數字選頻器，其特徵在於所述的FPGA數字選頻子模塊包 括多個混頻器、多個第一積分器組、多個降採樣器、一合路器，一第一微分器組，一 FIR濾波 器，一第二微分器組、一分路器、多個升採樣器、多個第二積分器組、多個復混頻器和四個加 法器；上行鏈路和下行連路的AD輸出分別接至多個混頻器；多個混頻器的輸出分別接至多 個第一積分器組的輸入，且是一個混頻器的輸出分成二路分別接二個第一積分器組；多個 第一積分器組的輸出分別對應接多個降採樣器；多個降採樣器的輸出接至一個合路器；合 路器的輸出接第一微分器組的輸入；第一微分器組的輸出接FIR濾波器的輸入；FIR濾波器 的輸出接第二微分器組的輸入；第二微分器組的輸出接分路器的輸入；分路器的輸出分別 接多個升採樣器的輸入；多個升採樣器的輸出分別對應接多個第二積分器組的輸入；多個 第二積分器組的輸出分別接多個復混頻器的輸入，且是每兩個第二積分器組的輸出接一個 復混頻器；多個復混頻器的輸出分別接至四個加法器的輸入，一個加法器對所有上行的正 輸出相加，另一個加法器對所有上行的負輸出相加，再一個加法器對所有下行的正輸出相 加，又一個加法器對所有下行的負輸出相加。
3.根據權利要求2所述的數字選頻器，其特徵在於所述的合路器、第一微分器組、FIR 濾波器、第二微分器組和分路器均含有命名為Dg的移位寄存器組，該移位寄存器組的流水 線級數為P，等於合路器的輸入數量。
專利摘要本實用新型公開了一種低時延的數字選頻器，包括下行下變頻器、下行ADC、下行DAC、下行上變頻器、下行本振、FPGA數字選頻子模塊、上行下變頻器、上行ADC、上行DAC、上行上變頻器、上行本振、電源管理子模塊、監控子模塊和時鐘管理子模塊；FPGA數字選頻子模塊包括多個混頻器、多個第一積分器組、多個降採樣器、一合路器，一第一微分器組，一FIR濾波器，一第二微分器組、一分路器、多個升採樣器、多個第二積分器組、多個復混頻器和四個加法器。利用FPGA數字選頻子模塊來基於多時鐘域的數字選頻，使得在確定的降採樣率R下，共用一組濾波器的信道數量超過降採樣率R，有效地解決現有技術中的生產性差、覆蓋率低的問題。
文檔編號H04W16/14GK201656979SQ20102020232
公開日2010年11月24日 申請日期2010年5月27日 優先權日2010年5月27日
發明者卓開泳, 葉天寶, 康忠林, 謝東福, 賈斌, 鄒泰華 申請人:福建京奧通信技術有限公司