具溝渠源極線的快閃記憶體及其製作方法
2023-05-18 07:29:36 1
專利名稱：具溝渠源極線的快閃記憶體及其製作方法
技術領域：
本發明涉及快閃記憶體，特別是一種具溝渠源極線的快閃記憶體及其製作方法。
非揮發性記憶體的製造亦隨著趨勢縮小組件尺寸，非揮發性記憶體包含不同型式的組件，例如PROM(可編程唯讀記憶體)、EPROM(可抹除可編程唯讀記憶體)及快閃EEPROM，不同型式組件的趨勢均朝向於高持久性及高速度的需求方面發展。各種的非揮發性記憶體結構已陸續提出。
快閃記憶體屬於一種非揮發性記憶組件，包含一可以儲存電荷的懸浮間極以及電荷出入控制單元。而可攜式電腦與電信工業已成為半導體積體電路設計技術的主要驅動力。例如，快閃記憶體可以應用在電腦中的基本輸出入系統(BIOS)；高密度非揮發性記憶體的應用範圍則包含可攜式終端設備中的大容量記憶裝置、數位固態相機以及個人電腦的介面卡等。存取時間是低電壓讀取運作的關鍵，為了迎合在機動計算機系統中的應用需求，低電功率及快速存取的功能成為非揮發性記憶體的設計趨向。
目前的低電壓快閃記憶體通常在3-5伏特的操作電壓下，對懸浮閘極進行充電或放電動作；此外，應用於電子式可編程為讀記憶體(ROM)均利用到某些程度的Fowler-Nordheim隧穿效應，其中冷電子隧穿矽與二氧化矽界面的能障而進入氧化傳導帶，當一電壓施於閘極，電荷隧穿薄的二氧化矽層。
編程與抹除的方法有許多種，通常利用控制基材、汲極、源極與閘極的電位，使隧穿電子由矽經薄氧化層(隧穿氧化層)移入，於抹除模式中，則將電子放射出來。為了達到良好的組件性能，上述的隧穿氧化層必須具備有良好的品質。其次，快閃記憶體的資訊儲存必須依賴將電荷長時間留存於懸浮閘極之中，因此用以隔離懸浮閘極的介電層必須具有良好的性能。
圖1以及圖2為現有技術的BiNOR快閃記憶體截面圖，圖1為由通道方向(channel direction)的切面，圖2為源極端的寬度方向(Widthdirection at source)切面截面示意圖。眾所周知，其結構包含懸浮閘極FG、字語線WL、位元線BL以及源極線SL。環摻雜區域3布植於位元線下緣。一p型環摻雜區域3用以防止punch through現象以及做為區域性的p井。汲極接面一般摻雜劑量約為1E14-5E15 atoms/cm2，環摻雜區域3則約為1E13-5E14 atoms/cm2。此結構在編程時，由於源極端和N井不加偏壓，使得施於位元線全偏壓導致N型井充電，因而造成嚴重的編程幹擾問題。此現有技術使用較低摻雜劑量的源極區域(約為5E12-5E13 atoms/cm2)來減緩編程幹擾問題。而採用輕微摻雜源極會導致電阻提升，明顯導致快閃記憶體讀取電流的降低。
發明內容
為了改善讀取電流的降低，本發明發展了一種溝渠源極線以降低電阻。
本發明的目的是提出一種具溝渠源極線的快閃記憶體及其製作方法，其源極線是通過溝渠形成，再施以重離子布植，以改善現有技術的缺陷，達到克服導電率下降及讀取電流降低的目的。
本發明的目的是這樣實現的一種具溝渠源極線快閃記憶體，其特徵是它包括溝渠形成於其中的基板；重摻雜溝渠源極線位於該溝渠下側區域；絕緣材質形成於該溝渠中；第一介電層形成於該基板上；第一導電層堆迭於該第一介電層之上做為懸浮閘極；第二介電層形成於該第一導電層之上；第二導電層形成於該第二介電層之上做為控制閘極。
所述第二介電層包含ONO或NO。所述第一導電層、第二導電層選自復晶矽、合金或金屬。所述第一介電層包含氧化物。所述溝渠源極線包含砷離子布植，植入劑量為1EI4-5E15 atoms/cm2，布植能量為20-80KeV。
一種具溝渠源極線快閃記憶體的製作方法，其特徵是該方法至少包含下列步驟(1)形成墊氧化層於基板上；(2)形成氮化物於該墊氧化層之上；(3)圖案化該氮化物及該墊氧化層；(4)蝕刻該基板以形成溝渠於其中；(5)執行離子布植，植入離子於該溝渠底側，以利於形成重摻雜溝渠源極線；(6)回填填充材質於該溝渠中；(7)執行化學機械研磨平坦化該基板；(8)形成隧穿氧化層於該基板上；(9)形成第一導電層於該隧穿氧化層之上；(10)形成層間介電層於該第一導電層之上；(11)形成第二導電層於該層間介電層之上；(12)定義閘極結構；(13)實施離子布植，以利於形成汲極與源極；(14)實施離子布植，以形成環摻雜區域。
在形成該溝渠後，更包含一選擇性氧化步驟，以形成襯墊氧化層。在形成該隧穿氧化物前，更包含執行一離子布植，以調整臨界電壓。所述摻雜離子包含硼。所述層間介電層包含ONO。所述層間介電層包含NO。所述第一導電層、第二導電層選自復晶矽、合金或金屬。形成所述環摻雜區域的摻雜離子源包含BF2。形成所述溝渠源極線的布植離子包含砷離子，植入劑量為1E14-5E15 atoms/cm2，布植能量為20-80KeV。
下面結合較佳實施例和附圖進一步說明。
圖2為現有技術的BiNOR快閃記憶體寬度方向截面示意圖。
圖3為本發明的溝渠式源極線的寬度方向剖面示意圖。
圖4為本發明的八位元NOR形式布局示意圖。
圖5為本發明的形成溝渠源極線的通道方向的截面示意圖。
圖6為本發明的形成溝渠源極線的寬度方向的截面示意圖。
圖7為本發明的形成閘極結構的通道方向的截面示意圖。
圖8為本發明的形成閘極結構的寬度方向的截面示意圖。
圖9為本發明的形成汲極及源極的通道方向的截面示意圖。
圖10為本發明的形成汲極及源極的寬度方向的截面示意圖。
圖11為本發明的形成金屬拴塞的通道方向的截面示意圖。
圖12為本發明的形成金屬拴塞的寬度方向的截面示意圖。
參閱圖5-圖12所示，本發明的製程包括如下步驟首先提供一半導體基板2，如圖5所示展現通道方向的截面圖，圖6所示展現源極端寬度方向的截面圖。在最佳實施例中，基板2為結晶面向100或111的單晶矽。其它的半導體材質。如砷化鉀或鍺亦可以使用。分別於基板2中製作P型井形成於基板2中，N型井形成於P型井之上。以傳統技術形成墊氧化層4以及氮化矽層5堆迭於基板2之上。氧化層4一般可以在溫度約700-1100℃之下，於氧環境中以熱氧化法長成。此外，也可以採用其它方法，如化學氣相沉積法(Chemical Vapor Deposition，CVD)形成此氧化層4。在本實施例中，氧化層4的厚度約為15-250埃，氮化矽層5可選擇SiH4、NH3、N2、N2O或是SiH4Cl2、NH3、N2、N2O作為反應氣體，於溫度300-800℃之下形成。
之後利用微影製程定義出溝渠圖案，以蝕刻製程形成溝渠於基板2之中。氧化步驟可以形成一薄的襯墊氧化層，用以修復蝕刻後的表面，此步驟為一選擇性步驟。
接著，執行一離子布植技術，植入離子進入溝渠底側表面，以利於形成源極線摻雜區域6。一般，可以採用砷離子，植入劑量約為1E14-5E15 atoms/cm2，布植能量約為20-80KeV。
接著填充材質8，例如通過CVD形成的氧化物回填於溝渠之中，較佳實施例中，製程溫度約為400-600℃，之後執行一化學機械研磨法，去除墊氧化層4以及氮化矽層5至基板2表面，如圖5-6所示。
本發明的源極線是利用溝渠製程，以重離子摻雜製作，因此電流流經通道至溝渠源極線，而不會降低導電性。因此，本發明可以利用重摻雜溝渠源極線同時解決編程幹擾問題(Program disturbance problem)以及低讀取電流的問題。
參閱圖7、8，植入硼離子用以調整臨界電壓，接著於基板2上形成由氧化矽所構成的隧穿氧化層12，此隧穿氧化層12一般可以在溫度約700-1100℃之下，於氧環境中以熱氧化法長成。此外，也可以採用其它方法，如化學氣相沉積法(CVD)形成此隧穿氧化層12。在本實施例中，隧穿氧化層12的厚度約為15-250埃。然後，摻雜的復晶矽層14沉積於隧穿氧化層12上。此復晶矽層14的製作可以採用PH3為離子源，以離子布植法或是同步摻雜法(in situ)將磷離子植入而成。
一標準微影蝕刻製程用以蝕刻上述復晶矽層14以及隧穿氧化層12，以形成懸浮閘極。舉例而言，可以採用幹蝕刻，以CF4+O2電漿做為蝕刻劑，接續沉積層間介電層16形成於懸浮閘極14的表面上，一般可以採用ONO、NO做為上述的層間介電層16，如圖7、8所示。最後，一導電層18形成於上述的層間介電層16的上，可以採用復晶矽、金屬或是合金做為導電層18。之後，執行一蝕刻製程以形成控制閘極。
參閱圖9、10所示，隨後，利用離子布植技術，先後製作源極S以及汲極D。本實施例是採用N型離子，形成源極的植入劑量約為5E12-5E13atoms/cm2，布植能量約為1550KeV，汲極植入劑量約為1E14-5E15 atoms/cm2，布植能量約為15-50KeV。環摻雜區域20以P型離子布植形成於閘極下側沿著汲極下側。本實施例而言，可以採用BF2做為離子源，植入劑量約為1E13-5E14 atoms/cm2，布植能量約為40-80KeV。
參閱圖11、12所示，接著沉積氧化物24覆蓋整個結構的表面。較佳為使用化學氣相沉積法以正矽酸乙酯(TEOS)在溫度600-800℃間，且壓力約0.1-10 torr時形成。再利用微影製程形成接觸窗，蝕刻氧化物24與基板至暴露環摻雜區域。以BF2做為離子源，執行離子布植，用以提升導電率。再形成金屬回填於接觸窗中，以製作金屬拴塞26。
參閱圖3所示，本發明的記憶胞包含一P井形成於基板2之中，N井形成於P井之上。基板2中包含淺溝渠絕緣區域3形成於其中，隧穿氧化層4形成於基板2之上，懸浮閘極6(FG)堆迭於隧穿氧化層4之上。重摻雜溝渠源極線8形成於溝渠下側，字語線12通過介電層的隔離，堆迭於懸浮閘極6(FG)之上。對應的布局圖參閱圖4，多數字語線(WL0-WL3)平行配置，溝渠源極線與其交錯，且位於其下側。
以上所述僅為本發明的較佳實施例而已，凡其它未脫離本發明所揭示的精神下所完成的等效改變或修飾，均應包含在本發明的保護範圍之內。
權利要求
1.一種具溝渠源極線快閃記憶體，其特徵是它包括溝渠形成於其中的基板；重摻雜溝渠源極線位於該溝渠下側區域；絕緣材質形成於該溝渠中；第一介電層形成於該基板上；第一導電層堆迭於該第一介電層之上做為懸浮閘極；第二介電層形成於該第一導電層之上；第二導電層形成於該第二介電層之上做為控制閘極。
2.根據權利要求1所述的具溝渠源極線快閃記憶體，其特徵是所述第二介電層包含ONO或NO。
3.根據權利要求1所述的具溝渠源極線快閃記憶體，其特徵是所述第一導電層、第二導電層選自復晶矽、合金或金屬。
4.根據權利要求1所述的具溝渠源極線快閃記憶體，其特徵是所述第一介電層包含氧化物。
5.根據權利要求1所述的具溝渠源極線快閃記憶體，其特徵是所述溝渠源極線包含砷離子布植，植入劑量為1EI4-5E15 atoms/cm2，布植能量為20-80KeV。
6.一種具溝渠源極線快閃記憶體的製作方法，其特徵是該方法至少包含下列步驟(1)形成墊氧化層於基板上；(2)形成氮化物於該墊氧化層之上；(3)圖案化該氮化物及該墊氧化層；(4)蝕刻該基板以形成溝渠於其中；(5)執行離子布植，植入離子於該溝渠底側，以利於形成重摻雜溝渠源極線；(6)回填填充材質於該溝渠中；(7)執行化學機械研磨平坦化該基板；(8)形成隧穿氧化層於該基板上；(9)形成第一導電層於該隧穿氧化層之上；(10)形成層間介電層於該第一導電層之上；(11)形成第二導電層於該層間介電層之上；(12)定義閘極結構；(13)實施離子布植，以利於形成汲極與源極；(14)實施離子布植，以形成環摻雜區域。
7.根據權利要求6所述的具溝渠源極線快閃記憶體的製作方法，其特徵是在形成該溝渠後，更包含一選擇性氧化步驟，以形成襯墊氧化層。
8.根據權利要求6所述的具溝渠源極線快閃記憶體的製作方法，其特徵是在形成該隧穿氧化物前，更包含執行一離子布植，以調整臨界電壓。
9.根據權利要求6所述的具溝渠源極線快閃記憶體的製作方法，其特徵是所述摻雜離子包含硼。
10.根據權利要求6所述的具溝渠源極線快閃記憶體的製作方法，其特徵是所述層間介電層包含ONO。
11.根據權利要求6所述的具溝渠源極線快閃記憶體的製作方法，其特徵是所述層間介電層包含NO。
12.根據權利要求6所述的具溝渠源極線快閃記憶體的製作方法，其特徵是所述第一導電層、第二導電層選自復晶矽、合金或金屬。
13.根據權利要求6所述的具溝渠源極線快閃記憶體的製作方法，其特徵是形成所述環摻雜區域的摻雜離子源包含BF2。
14.根據權利要求6所述的具溝渠源極線快閃記憶體的製作方法，其特徵是形成所述溝渠源極線的布植離子包含砷離子，植入劑量為1E14-5E15 atoms/cm2，布植能量為20-80KeV。
全文摘要
一種具溝渠源極線的快閃記憶體及其製作方法，至少包含形成墊氧化層於基板上，再形成氮化物於墊氧化層之上；圖案化氮化物及墊氧化層，蝕刻基板以形成溝渠於其中；執行離子布植植入離子於溝渠底側，以利於形成重摻雜溝渠源極線，再回填填充材質於溝渠中；執行化學機械研磨平坦化基板；之後，形成隧穿氧化層於基板上；形成第一導電層於該隧穿氧化層之上；層間介電層形成於第一導電層之上；第二導電層形成於層間介電層之上；定義閘極結構，再分別實施離子布植。以利於形成汲極與源極以及形成環摻雜區域。
文檔編號H01L27/105GK1412851SQ01136428
公開日2003年4月23日 申請日期2001年10月16日 優先權日2001年10月16日
發明者陳福元, 徐清祥, 金雅琴, 楊青松, 周秀芬, 李昆鴻, 吳孟益 申請人:力旺電子股份有限公司