有模擬電容器的半導體器件及其製造方法

2023-05-18 08:16:56

專利名稱：有模擬電容器的半導體器件及其製造方法
技術領域：
本發明涉及半導體器件及其製造方法。更具體地，本發明涉及有金屬-絕緣體-金屬(MIM)結構的模擬電容器(analog capacitor)的半導體器件及其製造方法。
背景技術：
近來提出的合併存儲器邏輯電路(merged memory logic)(MML)是這樣一種器件，即，諸如動態隨機存取存儲器(DRAM)的存儲器單元陣列部件和模擬電路或外圍電路在一個晶片中集成的器件。MML的提出改進了多媒體的功能，並有效實現了半導體器件的高集成度和高速度。但是，在要求高速度的模擬電路中，最重要的是開發有大量電容器的半導體器件。通常，在電容器具有多晶矽/絕緣體/多晶矽(PIP)結構的情況下，由於用多晶矽形成上和下電極，所以，在介電層與上和下電極之間的界面發生氧化並在該處形成氧化層。結果，總電容量減小。而且，在多晶矽層處形成的耗盡層也使電容量減小。因此，PIP結構對於要求高速度和高頻率的器件不合適。為了解決該問題，電容器的結構已變成金屬/絕緣體/矽(MIS)或MIM結構。由於具有低電阻且沒有耗盡層導致的寄生電容，所以，MIM型電容器通常用於高性能半導體器件。近年來，用電阻小的銅作半導體器件中的金屬互連。而且，提出了有帶銅電極的MIM結構的各種電容器。在Gambino等人的名為「Method of forming a capacitor and a capacitor formedusing the method」的美國專利第6025226號中描述了有MIM結構的電容器及其製造方法。名為「Conductor-Insulator-Conductor structure」的美國專利第6081021號中公開了同時形成互連和電容器的方法。
圖1-4示出了顯示有MIM結構的電容器的傳統半導體器件的製造方法的工藝剖視圖。
參見圖1，在半導體襯底5的規定區形成互連層15和下電極10。通常用鑲嵌工藝在絕緣層上形成互連層15和下電極10。在有互連層15和下電極10的半導體襯底5的整個表面上形成層間介電層7。對層間介電層構圖以形成分別露出互連層15和下電極10的規定區域的第一開口30和第二開口20。在層間介電層7的整個表面上保形地形成介電層22。介電層22覆蓋第一開口30和第二開口20的內壁，並覆蓋在第一開口30和第二開口20中分別露出的互連層15和下電極10。
參見圖2，刻蝕層間介電層7的上部，以在層間介電層7的上部形成槽32。用光刻工藝形成槽32。這時，各向異性刻蝕第一開口30中的介電層22以露出其中的互連層15。
參見圖3，用金屬層填充第一開口30，槽32和第二開口20，以形成連接到互連層15的互連插塞26和第二開口20中的上電極24。通常可用CMP工藝拋光填充第一開口30、第二開口20和槽32的金屬層來形成互連插塞26和上電極24。這時，按傳統方法，在形成第一開口30和用金屬層填充它之間的遲滯時間期間內，在第一開口30中的互連層15的露出表面上會形成天然氧化層。互連層15表面上的天然氧化層增大寄生電阻和寄生電容，造成要求高速度和超高頻的半導體器件的性能下降。因此，為了減小互連層15和互連插塞26之間的接觸電阻，要求在用金屬層填充之前用刻蝕工藝除去天然氧化物。這時，第二開口20中的介電層22會露出並損壞。
在形成有互連26和上電極24的半導體襯底的整個表面形成模型層(mold layer)9。模型層9被構圖以形成露出上電極24和互連插塞26的規定區的第三開口40。
參見圖4，形成金屬互連42，以填充在第三開口40中，並選擇性地接觸互連插塞26和上電極24。下電極10、上電極24、以及間插在其間的介電層形成半導體器件的電容器。
按上述的傳統方法，由於上電極24有垂直結構，所以層間介電層7和上電極24之間插入的介電層22的面積大到增大了寄生電容的程度。

發明內容
本發明的目的是提供一種具有採用金屬電極的電容器的半導體器件及其製造方法。
本發明的另一目的是提供一種具有改善的高速和高頻性能的半導體器件及其製造方法。
本發明涉及一種有MIM結構的電容器的半導體器件。更具體地，該半導體器件包括在半導體襯底的預定區域設置的底板電極和與部分底板電極重疊的上板電極。上板電極和底板電極用金屬化合物構成。在底板電極與上板電極之間夾有電容器介電層，用層間介電層覆蓋上板電極與底板電極。底板電極插塞和上板電極插塞通過層間介電層分別連接到底板電極和上板電極。
本發明還涉及一種有MIM結構的電容器的半導體器件的製造方法。該方法包括在半導體襯底的預定區域形成底板電極、以部分底板電極重疊的上板電極、以及夾在底板電極與上板電極之間的電容器介電層。層間介電層形成在底板電極會和上板電極上。形成底板電極插塞和上板電極插塞，以通過層間介電層分別連接底板電極和上板電極。底板電極和上板電極用金屬化合物構成。


圖1到圖4示出顯示了具有帶MIM結構的電容器的傳統半導體器件的形成方法的工藝剖視圖；圖5是按本發明第一實施例的有MIM結構的電容器的半導體器件的剖視圖；圖6到17是按本發明第一實施例的有MIM結構的電容器的半導體器件的製造方法的工藝剖視圖；圖18是按本發明第二實施例的有MIM結構的電容器的半導體器件的剖視圖；圖19到21是按本發明第二實施例的有MIM結構的電容器的半導體器件的製造方法的工藝剖視圖；圖22是按本發明第三實施例的有MIM結構的電容器的半導體器件的剖視圖；以及圖23到25是按本發明第三實施例的有MIM結構的電容器的半導體器件的製造方法的工藝剖視圖。
具體實施例方式
現在將參見顯示本發明優選實施例的附圖更充分地描述本發明。但是，本發明可以用不同的方式實施，不限於這裡描述的實施例。提供的這些實施例徹底而完全地公開了本發明，但是本行業的技術人員應了解，這些實施例並不能完全覆蓋本發明的範圍。
圖5是按本發明第一實施例的有MIM結構的電容器的半導體器件的剖視圖。
參見圖5，本發明包括底板電極56，和由部分底板電極重疊的上板電極64a。底板電極56和上板電極64a用金屬化合物構成。例如，用選自以下物質組中的至少一種構成底板電極56和上板電極64a，該物質組包括氮化鈦(TiN)、氮化鉭(TaN)和鎢化鈦(TiW)。底板電極56和上板電極64a具有200-1000的薄的厚度。底板電極形成在半導體襯底的預定區域。半導體襯底50優選地是絕緣層覆蓋或未覆蓋的矽襯底。此外，互連層52設置在半導體襯底50的預定區域。例如，互連層52可以是用鑲嵌工藝在矽襯底上的絕緣層中形成的金屬層。用底介電層54覆蓋有互連層52的半導體襯底50的整個表面。底板電極56和上板電極64a設置在底介電層54上的預定區域。電容器介電層夾在底板電極56和上板電極64a之間，並由中間介電層58和氧化物圖形62構成。中間介電層58覆蓋互連層52上的底板電極56和底介電層54。氧化物圖形62夾在中間介電層58和上板電極64a之間。中間介電層58和底介電層54優選地用相同的材料構成。氧化物圖形62優選地用具有高介電常數的氧化物構成。例如，可用氧化矽、氧化鉭和氧化鈦構成的組中選出的一種構成氧化物圖形62。
形成層間介電層68，以覆蓋底板電極56、上板電極64a和中間介電層58。優選地用低介電常數的材料形成層間介電層68，以提高半導體器件的工作速度並提高其頻率。例如，層間介電層68可用氟矽酸鹽玻璃(FSG)和碳氧化矽(SiOC)構成的組中選出的一種構成。上介電層66夾在上板電極64a和層間介電層68之間。上介電層66延伸到中間介電層58上並夾在中間介電層58與層間介電層68之間。底介電層54、中間介電層58和上介電層66相對於層間介電層68具有蝕刻選擇性。而且，優選地用相同的材料構成底介電層54、中間介電層58和上介電層66。例如，用氮化矽或碳化矽形成介電層54、58和66。上電極插塞76、底電極插塞74和互連插塞72設置在層間介電層68中。上電極插塞76通過順序穿過層間介電層68和上介電層66連接到上板電極64a。底電極插塞74通過順序穿過層間介電層68、上介電層66和中間介電層58連接到底板電極74。互連插塞72通過順序穿過層間介電層68、上介電層66、中間介電層58和底介電層54連接到互連層52。
上電極插塞76、底電極插塞74和互連插塞72用銅或鋁構成。優選地，用電阻比鋁小的銅構成插塞72、74和76。儘管圖中沒畫，但是可以在層間介電層68與插塞72、74和76中的每一個之間另外夾入阻擋金屬層。阻擋金屬層用作其間的粘接層和擴散阻擋層。在有插塞72、74和76的層間介電層68上形成模型層80。在層間介電層68與模型層80之間還夾有蝕刻終止層78。金屬互連84通過順序穿過模型層80和蝕刻終止層78分別連接到插塞76、74和72。可用銅或鋁構成金屬互連84。模型層80可用諸如選自FSG和碳氧化矽(SiOC)組中的一種的矽氧化物構成。而且，可以用氮化矽或碳化矽形成蝕刻終止層78。
圖6到17是按本發明第一實施例的有MIM結構的電容器的半導體器件的製造方法的工藝剖視圖。
參見圖6，在半導體襯底50的預定區形成互連層52。半導體襯底50可以是覆蓋有或不覆蓋絕緣層的矽襯底。有互連層52的半導體襯底50的整個表面上形成底介電層54。底介電層54優選地用氮化矽或碳化矽形成，其厚度為200-1000。在底介電層54上的預定區形成底板電極56。為了形成底板電極56，在底介電層54上形成底電極層並對其構圖。例如，底板電極56可以用選自氮化鈦、氮化鉭和鎢化鈦構成的組中的一種構成。底板電極56優選地具有約200-1000的薄的厚度。
參見圖7，在形成有底板電極56的半導體襯底50的整個表面順序形成中間介電層58、氧化物層60和上電極層64。中間介電層58是相對於氧化物層60具有蝕刻選擇性的介電層，例如，優選地用氮化矽或碳化矽形成。中間介電層58和氧化物層60的厚度優選地為100-500。而且，氧化層60優選地用氧化矽構成，或用自具有高介電常數的氧化鉭、氧化鈦和氧化鋁構成的組中選出的一種構成。上電極層64是一種金屬化合物，例如可以用自氮化鈦、氮化鉭和鎢化鈦構成的組中選出的一種構成。上電極層64的厚度優選地為200-1000。
參見圖8和9，順序構圖上電極層64和氧化物層60，以形成以部分底板電極56重疊的上板電極64a，並形成夾在上板電極64a與中間介電層58之間的氧化物圖形62。如圖8所示，上板電極64a從底板電極56上的區域橫向延伸，或者如圖9所示，位於上板電極64a上。中間介電層58防止在刻蝕氧化物層62時損壞底板電極56。底板電極56和上板電極64a相當於電容器電極，夾在底板電極56和上板電極64a之間的中間介電層58和氧化物圖形62相當於電容器的介電層。
參見圖10，在形成有上板電極64a的半導體襯底50的整個表面形成上介電層66。上介電層66覆蓋上板電極64a的整個表面和中間介電層58的露出表面。用與介電層58和底介電層54相同的材料形成上介電層66，例如，優選地用氮化矽或碳化矽形成上介電層66。上介電層66的厚度優選地為200-1000。
在上介電層66上形成層間介電層68。優選地用具有低介電常數的材料形成層間介電層68。結果，減小了寄生電容量，提高了半導體器件的工作速度和頻率。層間介電層68是一種矽氧化物，例如可以用氟矽酸鹽玻璃(FSG)或氧碳化矽形成。在層間介電層68形成後，層間介電層68可進行平坦化，但是，由於按本發明的電容器有平板電極，所以電容器的厚度薄。因此，層間介電層68的平坦化工藝可以省略。
參見圖11，在層間介電層68上形成光致抗蝕劑圖形69，並將其用作刻蝕掩模來對層間介電層68構圖，並形成露出上介電層66的通孔70。由於層間介電層68相對於上介電層66具有蝕刻選擇性，所以上介電層66可用作刻蝕層間介電層的蝕刻終止層。
參見圖12，通過使用光致抗蝕劑圖形69，刻蝕通孔中露出的上介電層66、中間介電層58和底介電層54，以露出互連層52、底板電極56和上板電極64a的預定區域。除去光致抗蝕劑圖形69。通過刻蝕上介電層66露出上板電極64a，通過順序刻蝕上介電層66和中間介電層58露出底板電極56，並通過順序蝕刻上介電層66、中間介電層58和底介電層54露出互連層52。
參見圖13，形成金屬層75，以填充有通孔70的層間介電層68上的通孔70。導電層可用銅或鋁形成。此外，在形成金屬層75之前在層間介電層68上還形成阻擋金屬層(圖中沒畫)。可用濺射法、CVD和電鍍法構成的組中選出的一種方法形成金屬層75。例如，在用銅電鍍方法形成金屬層75的情形中，在形成有通孔70的層間介電層68上形成籽銅層71。籽銅層71的厚度優選地為500-2000。可通過濺射銅形成籽銅層71。對其上形成有籽銅層71的半導體襯底進行電鍍，在籽銅層71上形成銅層73。因此，用由籽銅層71和銅層73構成的金屬層75填充通孔70。
參見圖14，用CMP工藝拋光金屬層75。這時，層間介電層68的上部同時被拋光以平坦化。結果在通孔70中形成導電插塞。互連插塞72通過層間介電層68連接到互連層52，上電極插塞76和底電極插塞74分別通過層間介電層68連接到上板電極64a和底板電極56。如果在形成金屬層75之前另外還形成阻擋金屬層，則可以防止插塞72、74和76的金屬擴散到層間介電層68，從而增大了電阻。
參見圖15，在形成有互連插塞72、底電極插塞74和上電極插塞76的層間介電層68上形成模型層80。優選地在形成模型層80之前在層間介電層68上形成蝕刻終止層78。蝕刻終止層78防止在隨後進行的金屬互連工藝中對模型層構圖的同時，刻蝕層間介電層68。用低介電常數材料形成模型層80，例如，用FSG或氧碳化矽(SiOC)形成模型層80。用相對於模型層80和層間介電層68具有蝕刻選擇性的材料形成蝕刻終止層78，優選地用氮化矽或氧碳化矽形成。
參見圖16，對模型層80和蝕刻終止層78順序構圖，形成露出插塞72、74和76的槽82。這時，用蝕刻終止層78作停止層刻蝕模型層80，然後除去蝕刻終止層78。即，用兩個步驟刻蝕模型層80和蝕刻終止層78，以防止不必要地刻蝕層間介電層68。
參見圖17，模型層80上形成金屬層83，以填充槽82。優選地用銅或鋁形成金屬層83。而且，可用CVD法、濺射法和電鍍法形成金屬層83。
用CMP法拋光金屬層83，以形成金屬互連84，如圖5所示。根據槽82的設計，金屬互連84選擇性地連接到互連插塞72、底電極插塞74和上電極插塞76。
圖18是按本發明第二實施例的有MIM結構的電容器的半導體器件的剖視圖。
參見圖18，按本發明第二實施例的半導體器件與按本發明第一實施例的另一半導體器件類似。即，按本發明第二實施例的半導體器件包括底板電極56和上板電極64a。部分底板電極56與上板電極64a重疊。用金屬化合物形成底板電極56和上板電極64a。例如，可以用自氮化鈦(TiN)、氮化鉭(TaN)和鎢化鈦(TiW)構成的組中選出的一種構成底板電極56和上板電極64a。底板電極56和上板電極64a具有200-1000的薄的厚度。互連層52設置在半導體襯底50的預定區域。例如，互連層52可以是用鑲嵌工藝在矽襯底上的絕緣層中形成的金屬層。用底介電層54覆蓋有互連層52的半導體襯底的整個表面。底板電極56和上板電極64a設置在底介電層54上的預定區域。中間介電層58覆蓋底板電極56、底介電層54和互連層52。中間介電層58夾在上板電極64a和底板電極56之間，相當於電容器介電層。中間介電層58和底介電層54優選地用相同的材料構成。
中間介電層58和上板電極64a上形成層間介電層68。可用類似第一實施例的有低介電常數的低介電材料形成層間介電層68。上介電層66夾在上板電極64a與層間介電層68之間。上介電層66延伸到中間介電層58的頂上並夾在中間介電層58和層間介電層68之間。層間介電層中設置上電極插塞76、底電極插塞74和互連插塞72。上電極插塞76順序穿過層間介電層68和上介電層66連接上板電極64a。底電極插塞74順序穿過層間介電層68、上介電層66和中間介電層58連接到底板電極56。互連插塞72順序穿過層間介電層68、上介電層66、中間介電層58和底介電層54連接到互連層52。
儘管圖中沒畫，還可以在層間介電層68與上電極插塞76、底電極插塞74和互連插塞72每個之間插入阻擋金屬層。阻擋金屬層用作層間介電層68與插塞72、74和76之間的粘接層和擴散阻擋層。模型層80覆蓋有上電極插塞76、底電極插塞74和互連插塞72的層間介電層68的整個表面。在層間介電層68與模型層80之間還夾有蝕刻終止層78。通過順序穿過模型層80和蝕刻終止層78，金屬互連52分別形成在上電極插塞76、底電極插塞74和互連插塞72上。如圖9所示，在底板電極56上可設置上板電極64a。這時，如圖9所示，上電極插塞76還連接到在底板電極56上的上板電極64a。
如上所述，按本發明第二實施例的半導體器件與按第一實施例的半導體器件有類似的結構，而且用與相應於第一實施例的半導體器件的元件相同的材料構成。在按第一實施例的半導體器件中，中間介電層和氧化物圖形的多重電容器介電層夾在底板電極56和上板電極64a之間。但是，按本發明第二實施例的半導體器件中，雖然中間介電層58夾在底板電極56和上板電極64a之間，但是圖5的氧化物圖形62不夾在其間。
圖19到21是按本發明第二實施例的有MIM結構的電容器的半導體器件的製造方法的工藝剖視圖。
參見圖19，在半導體襯底50的預定區形成互連層52。半導體襯底50可以是覆蓋或不覆蓋絕緣層的矽襯底。在有互連層52的半導體襯底50上形成底介電層54。底介電層54優選地用氮化矽或碳化矽形成，其厚度為200-1000。在底介電層54的預定區上形成底板電極56。底板電極56可以用自氮化鈦、氮化鉭和鎢化鈦構成的組中選出的一種構成。底板電極56的厚度優選地為200-1000。在形成有底板電極56的半導體襯底50的整個表面形成中間介電層58。在中間介電層58上形成上板電極64a。中間介電層58優選地用氮化矽或碳化矽形成，厚度為100-500。上板電極64a的厚度優選地為200-1000。底板電極56和上板電極64a相當於電容器電極，夾在底板電極56和上板電極64a之間的中間介電層58相當於電容器介電層。
參見圖20，在形成有上板電極64a的半導體襯底50的整個表面上順序形成上介電層66和層間介電層68。上介電層66由與中間介電層58和底介電層54相同的材料形成，例如由氮化矽或碳化矽形成。上介電層66厚度優選地為200-1000。層間介電層68可用FSG或SiOC形成。然後用與圖11-14所示的按第一實施例的方法相同的方法形成連接到互連層52的互連插塞72、連接到底板電極56的底電極插塞74和連接到上板電極64a的上電極插塞76。通過填充層間介電層中的通孔70形成每個插塞72、74和76。
參見圖21，在有插塞72的層間介電層68上形成有槽82的模型層80。可通過與圖15和16所示的第一實施例相同的步驟形成模型層80。即，在有插塞72、74和76的層間介電層68上形成模型層80，並對其構圖以形成露出插塞72、74和76的槽82。形成模型層80之前，可在層間介電層68上形成蝕刻終止層78，以防止構圖模型層時刻蝕層間介電層68。
在模型層80上形成金屬層以填充槽82，並用CMP法拋光金屬層，形成圖18所示的金屬互連84。
圖22是按本發明第三實施例的有MIM結構的電容器的半導體器件的剖視圖。
參見圖22，與所述第一實施例不同，按本發明第三實施例的半導體器件不具有圖5的中間介電層58。即，按本發明第三實施例，設置在上板電極64a下面的氧化物圖形62相當於MIM結構的電容器介電層。而且，互連插塞72通過順序穿過層間介電層68、上介電層66和底介電層54連接到設置在半導體襯底50的預定區的互連層52。底電極插塞74通過順序穿過層間介電層68和上介電層66連接到底板電極56。上電極插塞76通過順序穿過層間介電層68和上介電層66連接到上板電極64a。覆蓋層間介電層68的蝕刻終止層78、模型層80和金屬互連層84與第一實施例有相同的結構。如圖9所示，上板電極64a可設置在底板電極56上。這時，如圖9所示，上電極插塞76也連接至底板電極56上的上板電極64a。可用相同的材料形成第三實施例的與第一實施例相應的元件。
圖23到25是按本發明第三實施例的有MIM結構的電容器的半導體器件的製造方法的工藝剖視圖。
參見圖23，在半導體襯底50的預定區形成互連層52，並在有互連層的半導體襯底50的整個表面上形成底介電層54。然後，在底介電層54的預定區上形成底板電極56。氧化物圖形62和上板電極64a順序疊置，以在其上具有與底板電極56重疊的區域。在形成有底板電極56的底介電層54的整個表面上形成氧化物層和上電極層，並對其順序構圖以形成氧化物圖形62和上板電極64a。
參見圖24，在形成有上板電極64a的半導體襯底50的整個表面上保形地形成上介電層66，且在上介電層66上形成層間介電層68。穿過層間介電層68形成導電插塞。順序構圖層間介電層68、上介電層66和底介電層54以形成通孔70。用與第一實施例相同的方法，可形成連接到互連層52的互連插塞72、連接到底板電極56的底電極插塞74、以及連接到上板電極64a的上電極插塞76。
參見圖25，在有插塞72、74和76的層間介電層68上形成具有槽的模型層80。可通過與參見圖15和16所述的步驟相同的步驟形成模型層80。即，在有插塞72、74和76的層間介電層68上形成模型層80，並對其構圖以形成露出插塞72、74和76的槽82。形成模型層80之前，可在層間介電層68上形成蝕刻終止層78，以防止構圖模型層80時蝕刻層間介電層68。
形成金屬層以填充模型層80上的槽82，並用CMP工藝拋光金屬層，以形成槽82中的圖18所示的金屬互連84。
在按本發明第一到第三實施例的半導體器件的製造方法中，可用相同的材料形成相應的元件。
按本發明，在有高速度和超高頻率的半導體器件中，以平板結構形成MIM結構的電容器電極，以提高電容器介電層的均勻性，減小寄生電容。而且，在有銅互連的的半導體器件中，不用銅，而用例如氮化鈦、氮化鉭和鎢化鈦的金屬化合物形成電容器的上電極和底電極，以防止由於銅擴散引起的介電層特性下降。而且，可以用氧化物作為電容器介電層，以製成有超高頻率的半導體器件。
可以在無任何時間間隔的情況下順序形成電容器介電層和上電極材料，以即使同時形成互連結構和電容器時，也能形成優良性能的電容器介電層，而沒有損壞電容器介電層的任何過程。
此外，可以同時形成將底部互連層、底板電極和上板電極連接到金屬互連的導電插塞，以減少工藝時間。
權利要求
1.一種半導體器件，包括底板電極，設置在半導體襯底的預定區域上；上板電極，被部分底板電極重疊；電容器介電層，設置在底板電極與上板電極之間；形成在上板電極和底板電極上的層間介電層；以及底電極插塞和上電極插塞，它們通過層間介電層分別連接到底板電極和上板電極，其中，上板電極和底板電極用金屬化合物形成。
2.按權利要求1的半導體器件，其中，用自氮化鈦(TiN)、氮化鉭(TaN)和鎢化鈦(TiW)構成的組中選出的一種形成上板電極和底板電極。
3.按權利要求1的半導體器件，還包括半導體襯底上形成的底介電層，其中底板電極設置在底介電層上。
4.按權利要求1的半導體器件，其中，電容器介電層包括夾在底板電極與層間介電層之間、以及底板電極與上板電極之間的中間介電層，底電極插塞穿過該中間介電層。
5.按權利要求4的半導體器件，其中，用氮化矽或碳化矽形成中間介電層。
6.按權利要求4的半導體器件，其中，電容器介電層還包括夾在中間介電層與上板電極之間的氧化物圖形。
7.按權利要求1的半導體器件，還包括保形地插入在上板電極與層間介電層之間的上介電層，其中上電極插塞穿過上介電層。
8.按權利要求7的半導體器件，其中，上介電層是相對於層間介電層具有蝕刻選擇性的介電層。
9.按權利要求1的半導體器件，還包括中間介電層，夾在底板電極與層間介電層之間、以及底板電極與上板電極之間；以及上介電層，夾在中間介電層與層間介電層之間、以及上板電極與層間介電層之間，其中在底板電極與上板電極之間的中間介電層相當於電容器介電層。
10.按權利要求9的半導體器件，其中，用相同的材料形成中間介電層和上介電層。
11.按權利要求9的半導體器件，其中，電容器介電層還包括夾在中間介電層與上板電極之間的氧化物圖形。
12.按權利要求9的半導體器件，其中，底電極插塞順序穿過上介電層和中間介電層，且上電極插塞穿過上介電層。
13.按權利要求1的半導體器件，其中，用銅或鋁形成上電極插塞和底電極插塞。
14.按權利要求1的半導體器件，其中，用氟矽酸鹽玻璃(FSG)或氧碳化矽(SiOC)形成層間介電層。
15.按權利要求1的半導體器件，還包括順序形成在層間介電層上的蝕刻終止層和模型層；以及通過順序穿過模型層和蝕刻終止層而連接到上電極插塞和底電極插塞的金屬互連。
16.按權利要求15的半導體器件，其中，用氟矽酸鹽玻璃(FSG)或氧碳化矽(SiOC)形成模型層。
17.按權利要求1的半導體器件，其中，部分上板電極形成在底介電層上，且上電極插塞連接到底介電層上的上板電極。
18.按權利要求1的半導體器件，其中，上電極插塞形成在底板電極上方，以連接到上板電極。
19.按權利要求1的半導體器件，還包括夾在上電極插塞與層間介電層之間、以及底電極插塞與層間介電層之間的阻擋金屬層。
20.一種半導體器件，包括互連層，設置在半導體襯底的預定區域；底介電層，覆蓋半導體襯底和互連層的整個表面；底板電極，設置在底介電層上；上板電極，與底板電極重疊；電容器介電層，夾在底板電極與上板電極之間；上介電層，保形地形成在底板電極、上板電極和互連層上的底介電層上；形成在上介電層上的層間介電層；互連插塞，通過順序穿過層間介電層、上介電層和底介電層連接到互連層；底電極插塞，通過順序穿過層間介電層和上介電層連接到底板電極；以及上電極插塞，通過順序穿過層間介電層和上介電層連接到上板電極，其中用金屬化合物形成上板電極和底板電極。
21.按權利要求20的半導體器件，其中，用自氮化鈦(TiN)、氮化鉭(TaN)和鎢化鈦(TiW)組成的組中選出的一種形成上板電極和底板電極。
22.按權利要求20的半導體器件，其中，用銅或鋁形成上電極插塞、底電極插塞和互連插塞。
23.按權利要求20的半導體器件，其中，電容器介電層還包括夾在底板電極與上介電層之間的中間介電層，底電極插塞順序穿過上介電層和中間介電層。
24.按權利要求23的半導體器件，其中，中間介電層得以延伸，以夾在底介電層與上介電層之間，且互連插塞順序穿過上介電層、中間介電層和底介電層。
25.按權利要求23的半導體器件，其中，電容器介電層還包括夾在中間介電層與上板電極之間的氧化物圖形。
26.按權利要求20的半導體器件，還包括順序形成在層間介電層上的蝕刻終止層和模型層；以及通過順序穿過模型層和蝕刻終止層分別連接到互連插塞、上電極插塞和底電極插塞的金屬互連。
27.按權利要求20的半導體器件，其中，部分上板電極形成在底介電層上，且上電極插塞連接到底介電層上的上板電極。
28.按權利要求20的半導體器件，其中，上電極插塞形成在底板電極上方，以連接到上板電極。
29.按權利要求20的半導體器件，還包括夾在層間介電層與互連插塞、上電極插塞和底電極插塞的每一個之間的阻擋金屬層。
30.一種半導體器件的製造方法，包括在半導體襯底的預定區域形成底板電極；形成具有由底板電極重疊的區域的上板電極、以及夾在底板電極與上板電極之間的電容器介電層；在形成有上板電極的半導體襯底的整個表面上形成層間介電層；以及形成底電極插塞和上電極插塞，它們通過層間介電層分別連接到底板電極和上板電極，其中用金屬化合物形成底板電極和上板電極。
31.一種半導體器件的製造方法，包括在半導體襯底的預定區域形成互聯層；在具有互連層的半導體襯底的整個表面上形成底介電層；在底介電層上形成底板電極；形成具有由底板電極重疊的區域的上板電極、以及夾在上板電極和底板電極之間的電容器介電層；在形成有上板電極的半導體襯底的整個表面上保形地形成上介電層；在上介電層的整個表面上形成層間介電層；以及形成底電極插塞和上電極插塞，它們通過順序穿過層間介電層和上介電層分別連接到底板電極和上板電極，並形成互連插塞，它通過順序穿過層間介電層、上介電層和底介電層連接到互連層，其中，底板電極和上板電極都用金屬化合物形成。
全文摘要
本發明公開了一種有模擬電容器的半導體器件及其製造方法。半導體器件包括形成在半導體襯底預定區的底板電極，以及其上的具有由底板電極重疊的區域的上板電極。用金屬化合物形成上和底板電極。電容器介電層夾在底和上板電極之間。底和上電極插塞通過層間介電層連接到底和上板電極。按本發明方法，在半導體襯底預定區形成底板電極。形成上板電極以具有由底板電極重疊的區域，並形成夾在底和上板電極之間的電容器介電層。在形成有上板電極的半導體襯底的整個表面形成層間介電層。形成通過層間介電層連接到底和上板電極的底和上電極插塞。用金屬化合物形成底和上板電極。
文檔編號H01L21/768GK1453875SQ0312859
公開日2003年11月5日 申請日期2003年3月21日 優先權日2002年3月21日
發明者樸相勳, 李基永 申請人:三星電子株式會社