可配置邏輯單元的製作方法
2023-05-01 21:13:36 3
可配置邏輯單元的製作方法
【專利摘要】一種處理器包含：RISC?CPU核心；及多個外圍設備，其包含一個或一個以上可配置邏輯單元外圍設備。所述可配置邏輯單元外圍設備可經配置以允許對所述處理器的內部配置及信號路徑的實時軟體存取。所述可配置邏輯單元外圍設備可具有實時配置控制。
【專利說明】可配置邏輯單元
[0001]相關申請案交叉參考 [0002]本申請案主張2011年4月21日提出申請的標題為「可配置邏輯單元(Configurable Logic Cells)」的第61 / 477，821號美國臨時申請案的權益，所述臨時申請案以全文引用的方式併入本文中。本申請案涉及:在2012年4月18日提出申請的標題為「從十六個輸入選擇四個信號(Selecting Four Signals From Sixteen Inputs) 」的共同待決的第13 / 449,687號美國專利申請案；在2012年4月18日提出申請的標題為「可配置邏輯單元(Configurable Logic Cells) 」的第13 / 449，850號美國專利申請案；及在
_提出申請的標題為「用於將各種中斷源組合成單個中斷源及各種信號源以控制驅
動強度的邏輯裝置(A Logic Device For Combining Various Interrupt Sources Into ASingle Interrupt Source And Various Signal Sources To Control Drive Strength)」
的第__號美國專利申請案，所有所述專利申請案與本文同時提出申請且以全文引用
的方式併入本文中。
【技術領域】
[0003]本發明涉及可配置邏輯單元，且更特定來說，涉及一種具有組合邏輯外圍設備的處理器、一種併入於微處理器中且與其無關地操作的可配置邏輯單元、一種允許對集成電路裝置中的內部配置及信號路徑的軟體存取的可配置邏輯單元、一種具有實時配置控制的可配置邏輯單元及一種併入有一個或一個以上邏輯功能的可配置邏輯單元。
【背景技術】
[0004]例如精簡指令集計算(RISC)處理器系統的處理器系統可包含微處理器核心及多個外圍設備。
[0005]微處理器的操作不時地被有意停止以便(a)減少功率消耗(例如，睡眠或休眠)，或(b)允許第三方邏輯對內部寄存器的檢查(例如，調試凍結)。在那些例子中，外圍裝置通常也被停止以簡化邏輯接口或允許捕獲「目前狀態」以用於檢查。
[0006]例如現場可編程門陣列(FPGA)及可編程邏輯裝置(PLD)的裝置提供可配置邏輯單元。一般來說，邏輯的設計必須明確地提供使用寄存器、地址總線及其它常規微處理器接口技術的軟體輸入，從而需要將額外FPGA資源指派給此特徵。這些常規FPGA及PLD邏輯單元必須由用戶配置，且當單元在使用中時配置保持靜態。
[0007]FPGA及PLD提供通常基於D觸發器技術的可配置邏輯單元。儘管此對於通用使用及自動化邏輯配置來說是足夠的，但其並不始終產生最小電路實施解決方案。
[0008]如此，需要用於提供可配置邏輯裝置的經改進系統及方法。
【發明內容】
[0009]通過根據本發明的實施例的系統及方法在很大程度上克服現有技術中的這些及其它缺陷。[0010]根據所主張的實施例，一種處理器包含:RISC CPU核心；及多個外圍設備，所述多個外圍設備包含一個或一個以上可配置邏輯單元外圍設備。在一些實施例中，所述可配置邏輯單元外圍設備可經配置以允許對所述處理器的內部配置及信號路徑的實時軟體存取。在一些實施例中，所述可配置邏輯單元外圍設備具有實時配置控制。
[0011]在一些實施例中，所述可配置邏輯單元外圍設備包括D鎖存器。
[0012]在其它實施例中，所述可配置邏輯單元外圍設備包括JK觸發器。一般來說，所述可配置邏輯單元可為可編程的以用作多個預定邏輯功能中的一者。在一些實施例中，所述可配置邏輯單元外圍設備可與所述處理器無關地操作。在一些實施例中，所述可配置邏輯單元外圍設備可經配置以在所述處理器處於睡眠或凍結狀況時操作。
[0013]在一些實施例中，所述可配置邏輯單元外圍設備可為可經由一個或一個以上軟體寄存器配置的。在其它實施例中，所述可配置邏輯單元外圍設備可為可經由非易失性存儲器配置的。所述非易失性存儲器可經靜態地連接以用於配置。在一些實施例中，可讀取所述非易失性存儲器且將配置數據傳送到配置寄存器以用於配置所述可配置邏輯單元外圍設備。在一些實施例中，在初始配置之後，所述可配置邏輯單元外圍設備的所述配置可經由軟體更新。
【專利附圖】
【附圖說明】
[0014]通過參考附圖，可較佳地理解本發明，且所屬領域的技術人員可易知本發明的眾多目標、特徵及優點。在不同圖式中使用相同的參考符號指示相似或相同的物項。
[0015]圖1圖解說明包含可配置邏輯單元的示範性集成電路。
[0016]圖2圖解說明包含可配置邏輯單元的集成電路中的示範性數據及地址線。
[0017]圖3圖解說明包含可配置邏輯單元的示範性模塊。
[0018]圖4A及圖4B圖解說明可配置邏輯單元的軟體控制及配置。
[0019]圖5A及圖5B圖解說明用單一軟體控制的功能替換兩個經靜態配置功能的可配置邏輯單元的示範性邏輯功能。
[0020]圖6A到圖6D圖解說明示範性可配置邏輯單元的邏輯功能組合選項。
[0021]圖7A到7D圖解說明示範性可配置邏輯單元的邏輯功能狀態選項。
[0022]圖8圖解說明用示範性可配置邏輯單元實施的示範性JK觸發器應用及時序。
【具體實施方式】
[0023]現在轉到圖式，且尤其注意圖1，其展示根據本發明的實施例的處理器或微控制器100的圖。處理器100包含可體現為RISC核心的處理器核心(MCU) 102。處理器核心102經由總線106耦合到一個或一個以上晶片上外圍裝置，例如模擬外圍設備108及數字外圍設備110。處理器100可進一步包含一個或一個以上晶片上存儲器裝置103，其可實施為可編程快閃記憶體。
[0024]另外，如下文將更詳細地解釋，處理器100進一步包含用作外圍裝置且耦合到總線106的一個或一個以上可配置邏輯單元(CLC) 104。也就是說，可配置邏輯單元104可像其它外圍裝置一樣尋址且為系統提供邏輯功能。如下文將更詳細地論述，可配置邏輯單元104可編程以實施多種邏輯功能。舉例來說，這些功能可包含「與」、「或」、「異或」功能以及D、JK及SR存儲。
[0025]處理器100進一步包含一個或一個以上輸入及/或輸出116、118、120、122、124以
及相關聯埠驅動器、輸入控制件114等。
[0026]在所圖解說明的實施例中，可配置邏輯單元104接收來自外部引腳124、數字外圍設備110的輸入及來自處理器核心102的復位。舉例來說，這些輸入可包含互補波形產生器(CWG)源、數據信號調製器(DSM)源及直接數字合成(DDS) /計時器時鐘輸入。一般來說，輸入可來自I / O引腳、寄存器位、其它外圍設備及內部時鐘。
[0027]另外，可配置邏輯單元104可將數字輸出提供到模擬外圍設備108、數字外圍設備110及處理器核心102中的一者或一者以上。可將額外輸出(例如轉換速率、上拉三態閾值等)提供到埠驅動器112，而可將其它輸出提供到外部引腳118。
[0028]因此，一般來說，可配置邏輯單元104可接收來自任何子系統(例如數字外圍設備、I / O埠或內部狀態位或復位信號)的輸入，舉例來說，包含振蕩器輸出、系統時鐘等，且將輸出提供到I / O引腳、外圍設備、處理器核心中斷、I / O埠控制功能、狀態信號、系統時鐘及甚至提供到其它可配置邏輯單元(未展示)。
[0029]如上所述，在一些實施例中，可配置邏輯單元104像其它外圍裝置一樣尋址且可在運行時間配置。在一些實施例中，可配置邏輯單元104可使用一個或一個以上特殊功能寄存器(未展示)在運行時間配置。因此，可配置邏輯單元104完全集成到處理器地址及數據總線中。可基於應用的需要而靜態地應用或實時地更新配置。
[0030]在一些實施例中，可配置邏輯單元104的配置可來自軟體寄存器或非易失性存儲器。在一些實施例中，可讀取存儲器且將數據傳送到配置寄存器。在其它實施例中，存儲器可經靜態地連接以用於配置(如同在通用邏輯陣列/可編程邏輯陣列(GAL / PAL)中)。此外，在一些實施例中，在初始配置之後，軟體可更新配置。
[0031]如此，在一些實施例中，將系統信號及I / O信號路由到可配置邏輯單元104，如圖2中所展示。接著，可配置邏輯單元104執行所配置的邏輯並提供輸出。特定來說，圖2中展示包含處理器核心102、編程快閃記憶體203及外圍設備202的處理器100。編程快閃記憶體203經由編程地址線/總線205及編程數據線/總線207耦合到處理器核心102。
[0032]在所圖解說明的實例中，外圍設備包含計時器202a、數據存儲器202b、比較器202c及可配置邏輯單元104。所述外圍設備通過數據地址線/總線206及數據線/總線204耦合到處理器核心102。可配置邏輯單元104可接收來自外圍設備208或來自輸入引腳124的其它個別輸入。因此，軟體及其它外圍設備可將輸入供應到可配置邏輯單元104。可配置邏輯單元104執行經配置邏輯運算且提供輸出312。
[0033]如上所述，可配置邏輯單元實施一個或一個以上邏輯功能且可與處理器核心的狀態無關地如此操作，例如當處理器核心處於睡眠或調試模式中時。如下文將更詳細地論述，可配置邏輯單元包含可編程以實施多種功能(例如單門、多門、觸發器等)的布爾邏輯。
[0034]更特定來說，圖3圖解說明根據一個實施例的可配置邏輯單元環境。可配置邏輯單元104接收來自多個選擇器302的四個通道輸入304Lx0UTl、Lx0UT2、Lx0UT3及LxOUT4。到選擇器302的輸入可來自信號208及I / 0124。在一些實施例中，選擇器為多路復用器及/或可配置門。舉例來說，在一些實施例中，選擇器302可將輸入clc_in208的數目從八個減少到四個304以驅動八個可選擇單輸出功能中的一者。關於選擇器302的特定實施方案的其它細節可在2012年4月17日提出申請的標題為「從十六個輸入選擇四個信號
(Selecting Four Signals from Sixteen Inputs) 」的共同轉讓、共同待決的第_號專
利申請案中找到，所述專利申請案猶如在本文中完全陳述一樣特此以全文引用的方式併入本文中。
[0035]在所圖解說明的實例中，可配置邏輯單元104接收來自一個或一個以上控制寄存器315的控制輸入LCM0DE〈2:0>314及LCEN316。將可配置邏輯單元104的輸出LxDATA與LCEN輸入316進行「與」運算。將「與」門308的輸出與來自控制寄存器315的控制信號LCPOL進行「異或」運算且接著作為CLCxOUT輸出，下文更詳細地解釋所有這些。
[0036]如上所述，實施例允許可配置邏輯單元的實時配置。也就是說，通過可從微處理器存取的寄存器提供配置且可基於(舉例來說)外部輸入、一天中的時間、系統的溫度、與其它事件的重合度或來自遠程控制主機的命令更新配置。
[0037]圖4A及圖4B示意性地圖解說明此操作。特定來說，展示包含處理器核心102及可配置邏輯單元104的處理器100。處理器100具有到處理器核心102的I / O輸入406及到可配置邏輯核心104的一對輸入124a、124b。可配置邏輯單元104輸出到引腳412。
[0038]在操作中，I / O引腳406的狀態可用以設定可配置邏輯核心功能。在所圖解說明的實例中，當I / O輸入406的邏輯狀態為「O」時,處理器核心102向一個或一個以上寄存器(例如圖3的LxMode寄存器314)寫入以致使可配置邏輯單元104實施「與」功能402，使得引腳412上的輸出為輸入A124a與B124b的邏輯「與」(AB)。相比之下，當I / O輸入406的邏輯狀態為「I」時，處理器核心102向一個或一個以上寄存器寫入以致使可配置邏輯單元104實施「或」功能404，使得引腳412上的輸出為輸入A124a與B124b的邏輯「或」(A+B)。如可了解，一旦功能被設定，可配置邏輯單元104即實施經配置功能，而不管處理器核心102的功能如何。
[0039]有利地，本發明的實施例的可配置邏輯單元104允許對軟體的動態配置及直接存取，從而允許軟體在系統正運行時重新配置個別門及反相器。也就是說，本發明的實施例的可配置邏輯單元允許在不需要微處理器接口的情況下對內部配置及信號路徑的實時軟體存取。
[0040]舉例來說，如圖5A中所展示，用於實施兩個功能((A*B) +C) 』與((A*B) 』 +C) 』的微處理器接口的靜態配置需要兩個版本502、504，其包含「與」門506、510、「或非」門508、514及反相器512。
[0041]相比之下，圖5B中展示用於實施所述功能的示範性可配置邏輯單元104。可配置邏輯單元104包含「與」門552、「異或」門554及「或非」門556。輸入A及B提供到「與」門552，而輸入C提供到「或非」門556。「與」門552的輸出提供到「異或」門554，而「異或」門554將其輸出提供到「或非」門556的輸入。另外，直接軟體(SW)輸入558 (例如，來自控制寄存器)提供到「異或」門554的輸入。以此方式，使用單一電路實施電路502、504的兩個功能且還允許直接軟體控制。
[0042]圖6A到6D中展示用於特定四輸入可配置邏輯單元的示範性組合選項。更特定來說，在一些實施例中，LxM0DE配置寄存器314(圖3)定義所述單元的邏輯模式。當LxMODE=OOO時，可配置邏輯單元實施「與-或」功能。當LxMODE=OOI時，所述單元實施「或-異或」功能。當LxMODE=OIO時，所述單元實施「與」;當LxMODE=OII時，所述單元為RS鎖存器。
[0043]對應地，可配置邏輯單元104可併入有多個狀態邏輯功能。參考圖7A到7D來展示這些功能。所述狀態功能包含具有異步設定(S)及復位(R)的D觸發器(圖7A)及JK觸發器(圖7B)兩者。輸入通道I(LCOUTl)提供上升沿時鐘。如果需要下降沿，那麼可在通道邏輯(未展示)中使通道I(LCOUTl)反相。輸入通道2 (LC0UT2)及有時通道4 (LC0UT4)將數據提供到寄存器或鎖存器輸入。
[0044]當LCM0DE=100時，所述單元實施具有S及R的單輸入D觸發器。當LCM0DE=101時，所述單元實施具有R的雙輸入D觸發器。當LCMODE=I 10時，所述單元實施具有R的JK觸發器。當Lcmode=III時，所述單元實施具有s及R的單輸入透通鎖存器(輸出Q在le為低時遵循D且在LE為高時保持狀態)。
[0045]最後，圖8圖解說明根據本發明的實施例的JK觸發器的實例性操作。特定來說，展示包含具有輸入806、輸出802及時鐘804的JK觸發器800的時鐘門控實例。輸出802為門控FCLK / 2。
[0046]可根據圖7B配置JK觸發器，其中時鐘為LC0UT1、J輸入為LC0UT2且K輸入(反相)為LC0UT4。如可看出，輸出802始終包含整數個循環。應注意，可實施其它邏輯及狀態功能。因此，所述圖僅為示範性的。
[0047]雖然已圖解說明用於移動計算裝置的特定實施方案及硬體/軟體配置，但應注意可能有其它實施方案及硬體配置且不需要特定實施方案或硬體/軟體配置。因此，實施本文中所揭示的方法的移動計算裝置可能並不需要所圖解說明的所有組件。
[0048]如本文中所使用，無論在上文說明書中還是所附權利要求書中，術語「包括」、「包含」、「攜載」、「具有」、「含有」、「涉及」及諸如此類應理解為開端型，即，意指包含但不限於。僅過渡性短語「由…組成」及「基本上由…組成」應分別視為排他性過渡性短語，如在美國專利局專利審查程序手 冊中關於權利要求書所陳述。
[0049]在權利要求書中對序數術語(例如「第一」、「第二」、「第三」等)的任何使用來修飾權利要求元素本身並非暗示一個權利要求元素相對於另一權利要求元素的任何優先級、優先順序或次序或者執行方法的動作的時間次序。而是，除非另有具體說明，否則這些序數術語僅用作區分具有某一名稱的一個權利要求元素與具有同一名稱(除使用序數術語以外)的另一元素的標記。
【權利要求】
1.一種處理器，其包括: RISC CPU 核心； 多個外圍設備，所述多個外圍設備包含一個或一個以上可配置邏輯單元外圍設備。
2.根據權利要求1所述的處理器，所述可配置邏輯單元外圍設備經配置以允許對所述處理器的內部配置及信號路徑的實時軟體存取。
3.根據權利要求1所述的處理器，所述可配置邏輯單元外圍設備具有實時配置控制。
4.根據權利要求1所述的處理器，所述可配置邏輯單元外圍設備包括D鎖存器。
5.根據權利要求1所述的處理器，所述可配置邏輯單元外圍設備包括JK觸發器。
6.根據權利要求1所述的處理器，所述可配置邏輯單元可編程以用作多個預定邏輯功能中的一者。
7.根據權利要求1所述的處理器，所述可配置邏輯單元外圍設備與所述處理器無關地操作。
8.根據權利要求7所述的處理器，所述可配置邏輯單元外圍設備經配置以在所述處理器處於睡眠或凍結狀況時操作。
9.根據權利要求1所述的處理器，所述可配置邏輯單元外圍設備可經由一個或一個以上軟體寄存器配置。
10.根據權利要求1所述的處理器，所述可配置邏輯單元外圍設備可經由非易失性存儲器配置。
11.根據權利要求10所述的處理器，其中所述非易失性存儲器經靜態地連接以用於配置。
12.根據權利要求10所述的處理器，其中讀取所述非易失性存儲器且將配置數據傳送到配置寄存器以用於配置所述可配置邏輯單元外圍設備。
13.根據權利要求1所述的處理器，其中在初始配置之後，所述可配置邏輯單元外圍設備的所述配置可經由軟體更新。
14.一種處理器，其包括: 中央處理單元CPU核心； 多個外圍設備，其經由一個或一個以上總線耦合到所述CPU核心，所述多個外圍設備包含至少一個可配置邏輯單元外圍設備。
15.根據權利要求14所述的處理器，所述至少一個可配置邏輯單元外圍設備經配置以允許對所述處理器的內部配置及信號路徑的實時軟體存取。
16.根據權利要求14所述的處理器，所述至少一個可配置邏輯單元外圍設備具有實時配置控制。
17.根據權利要求14所述的處理器，所述至少一個可配置邏輯單元外圍設備包括D鎖存器。
18.根據權利要求14所述的處理器，所述至少一個可配置邏輯單元外圍設備包括JK觸發器。
19.根據權利要求14所述的處理器，所述至少一個可配置邏輯單元外圍設備可編程以實施一個或一個以上預定義的邏輯功能。
20.根據權利要求14所述的處理器，所述至少一個可配置邏輯單元外圍設備與所述處理器無關地操作。
21.根據權利要求20所述的處理器，所述至少一個可配置邏輯單元外圍設備經配置以在所述處理器處於睡眠或凍結狀況時操作。
22.—種供在處理器系統中使用的方法，其包括: 在控制寄存器中設定一個或一個以上位； 使用所述控制寄存器中的所述一個或一個以上位來定義由可配置邏輯單元實施的功能，所述功能包括多個組合及邏輯功能狀態。
23.根據權利要求22所述的方法，所述功能包含邏輯門。
24.根據權利要求22所述的方法，所述功能包含多個邏輯門。
25.根據權利要求22所述的方法，所述功能包含D鎖存器。
26.根據權利要求22所述的方法，所述功能包含JK觸發器。
27.根據權利要求22所述的方法，所述可配置邏輯單元外圍設備可經由一個或一個以上軟體寄存器配置。
28.根據權利要求22所述的方法，所述可配置邏輯單元外圍設備可經由非易失性存儲器配置。
29.根據權利要求28所述的方法，其中所述非易失性存儲器經靜態地連接以用於配置。
30.根據權利要求28所述的方法，其中讀取所述非易失性存儲器且將配置數據傳送到配置寄存器以用於配置所述可配置邏輯單元外圍設備。
31.根據權利要求28所述的方法，其中在初始配置之後，所述可配置邏輯單元外圍設備的所述配置可經由軟體更新。
【文檔編號】H03K19/177GK103477561SQ201280017619
【公開日】2013年12月25日 申請日期:2012年4月20日 優先權日:2011年4月21日
【發明者】凱文·李·基爾策, 肖恩·斯蒂德曼, 傑羅爾德·S·茲德內克, 維維安·德爾波特, 齊克·倫德斯特魯姆, 法尼·杜芬哈格 申請人:密克羅奇普技術公司