用於圖像傳感器基於sigma-deltaADC的讀出電路及工作時序的製作方法

2023-05-01 19:04:36 1

專利名稱：用於圖像傳感器基於sigma-delta ADC的讀出電路及工作時序的製作方法
技術領域：
本發明涉及一種圖像傳感器的讀出電路。特別是涉及一種用於圖像傳感器基於sigma-delta ADC的讀出電路及工作時序。
背景技術：
圖像傳感器可將鏡頭獲得的光信號轉換成易於存儲、傳輸和處理的電學信號。圖像傳感器按照工作方式可以分為面陣型和線陣型。面陣型圖像傳感器的工作原理是以呈二維面陣排布的像素陣列對物體進行拍攝以獲取二維圖像信息，而線陣型圖像傳感器的工作原理是以呈一維線陣排布的像素陣列通過對物體掃描拍攝的方式來獲取二維圖像信息，其中線陣型圖像傳感器的工作方式可參考圖1。線陣型圖像傳感器以其特殊的工作方式被廣泛應用在航拍、空間成像、機器視覺和醫療成像等眾多領域。但是由於在線陣型圖像傳感器的像素曝光期間物體始終在移動，因此像素的曝光時間嚴重受限於線陣型圖像傳感器相對被拍攝物體的移動速度，尤其在高速運動低照度應用環境下(例如空間成像)線陣型圖像傳感器的信噪比(Signal to Noise Ratio, SNR)會變得非常低。為解決SNR低的問題，有人提出了時間延時積分(Time Delay Integration,TDI)技術,其能夠增加線陣圖像傳感器的SNR和靈敏度，它以其特殊的掃描方式，通過對同一目標進行多次曝光，實現很高的SNR和靈敏度，因此特別適用於高速運動低照度的環境下。TDI的基本原理是使用面陣排布的像素陣列以線陣掃描的方式工作，進而可實現不同行的像素對移動中的同一物體進行多次曝光，並將每次曝光結果進行累加，等 效延長了像素對物體的曝光積分時間，因此可以大幅提升SNR和靈敏度。TDI技術最早是通過電荷稱合器件(Charge Coupled Device, CO))圖像傳感器實現的，CCD圖像傳感器也是實現TDI技術的理想器件，它能夠實現無噪聲的信號累加。目前TDI技術多應用在CXD圖像傳感器中，普遍採用的CXD-TDI圖像傳感器的結構類似一個長方形的面陣CXD圖像傳感器，但是其以線掃的方式工作，如圖2所示，CXD-TDI圖像傳感器的工作過程如下:n級CXD-TDI圖像傳感器一共有η行像素，某一列上的第一行像素在第一個曝光周期內收集到的電荷並不直接輸出，而是與同列第二個像素在第二個曝光周期內收集到的電荷相加，以此類推CCD-TDI圖像傳感器最後一行(第η行)的像素收集到的電荷與前面η-1次收集到的電荷累加後再按照普通線陣CCD器件的輸出方式進行讀出。在CCD-TDI圖像傳感器中，輸出信號的幅度是η個像素積分電荷的累加，即相當於一個像素η倍曝光周期內所收集到的電荷，輸出信號幅度擴大了 η倍而噪聲的幅度只擴大了.^倍，因此信噪比可以提聞士倍。但是由於CCD圖像傳感器存在功耗大集成度低等缺點，目前其在各個領域的應用都在逐漸被CMOS (Complementary Metal Oxide Semiconductor,互補金屬氧化物半導體)圖像傳感器所替代。如果通過CMOS圖像傳感器能夠實現TDI功能(即CMOS-TDI圖像傳感器)，那麼TDI相機的成本將大幅下降並得到更廣泛的應用。在現有技術中，有人提出通過在CMOS圖像傳感器內部集成模擬信號累加器的方法來實現CMOS-TDI圖像傳感器，即像素輸出的模擬信號先進入模擬信號累加器中完成對相同曝光信號的累加，然後將完成累加的模擬信號送入ADC進行量化輸出。對於較高的TDI級數，這勢必提升了模擬累加器的設計難度。在現有技術中，也有人提出在CMOS圖像傳感器內部集成數字域累加器的方法來實現對相同曝光信號的累加，即像素輸出的信號先直接由列並行ADC進行量化，然後將量化後的數字量輸入到數字域累加器中實現對信號的累加，但這種方法提升了對列並行ADC精度和速度的要求。TDI對相同曝光信號的累加過程與sigma-delta ADC的過採樣過程是相似的，一階sigma-delta ADC的結構如圖3所示,如果sigma-delta調製器對一個固定的輸入信號Vin連續採樣M-1次，對M-1次輸出的碼流進行求和即可得到還原後的數字碼，sigma-deltaADC輸出的Dout的位數N為:N=1g2 (M-1) (I)因此可以將sigma-delta ADC對直流信號採樣和量化的過程應用到TDI讀出電路中，進而可以降低TDI讀出電路的設計難度。

發明內容
本發明所要解決的技術問題是，提供一種能夠降低對積分器的精度要求和模數轉換的速度要求，進而降低了 CMOS-TDI圖像傳感器的設計難度的用於圖像傳感器基於sigma-delta ADC的讀出電路及工作時序。本發明所採用的技術方案是:一種應用於CMOS-TDI圖像傳感器基於sigma-deltaADC的讀出電路，包括有依次連接的積分器陣列、比較器、加法器和第一寄存器，其中，所述的加法器的輸出端通過N-bit鎖存器陣列連接輸入端，所述的比較器的輸出端還依次連接Ι-bit鎖存器陣列、第二寄存器和Ι-bit數模轉換器，所述的Ι-bit數模轉換器的輸出連接積分器陣列的負向輸入端，所述的積分器陣列的正向輸入端連接像素的輸出信號，所述的第一寄存器的輸出端為該輸出電路的輸出端。所述的積分器陣列包括有運算放大器F，連接在運算放大器F的負輸入端的第一模擬信號總線、連接在運算放大器F的正輸出端的第二模擬信號總線、連接在運算放大器F的正輸入端的第三模擬信號總線以及連接在運算放大器F的負輸出端的第四模擬信號總線，並聯連接在第一模擬信號總線和第二模擬信號總線之間的M組第一開關組件，並聯連接在第三模擬信號總線和第四模擬信號總線之間的M組第二開關組件，所述的運算放大器F的負輸入端還分別連接採樣電容Csl和開關S14，所述的運算放大器F的正輸入端還分別連接採樣電容Cs2和開關S13，所述的開關S14和開關S13的另一端接共模電壓，採樣電容Csl的另一端分別通過開關Sll連接像素輸出的復位信號，以及通過開關S22連接Ι-bit數模轉換器的正輸出端，所述的採樣電容Cs2的另一端分別通過開關S12連接像素輸出的曝光信號，以及通過開關S21連接Ι-bit數模轉換器的負輸出端，所述的運算放大器F的正輸出端還連接比較器的正輸入端，所述的運算放大器F的負輸出端還連接接比較器的負輸入端，所述的M為大於等於2的整數。 所述的M組第一開關組件和M組第二開關組件內部結構相同，其中，第一組開關組件包括有依次串聯連接的開關S311、積分電容Cl和開關S321，所述的開關S311的另一端連接第一模擬信號總線，所述的開關S321的另一端連接第二模擬信號總線，所述的積分電容Cl上並聯連接開關S41 ；以此類推，第M組開關組件包括有依次串聯連接的開關S31M、積分電容CM和開關S32M，所述的開關S31M的另一端連接第一模擬信號總線，所述的開關S32M的另一端連接第二模擬信號總線，所述的積分電容CM上並聯連接開關S4M，所述的M為大於等於2的整數。所述的N-bit鎖存器陣列包括有M個N-bit鎖存器，所述M個N-bit鎖存器的輸入端分別對應通過聯動開關S51 S5M連接到第二數位訊號總線，輸出端分別對應通過聯動開關S61 S6M連接到第一數位訊號總線，所述的第一數位訊號總線連接加法器的輸入端，所述的加法器的輸出端通過第二數位訊號總線連接第一寄存器。所述的Ι-bit鎖存器陣列包括有M個Ι-bit鎖存器，所述M個Ι-bit鎖存器的輸入端分別對應通過聯動開關S51 S5M連接到第三數位訊號總線，輸出端分別對應通過聯動開關S61 S6M連接到第四數位訊號總線，所述的第三數位訊號總線連接在比較器的輸出端和加法器的輸入端上，所述的第四數位訊號總線連接第二寄存器的輸入端，所述的M為大於等於2的整數。—種用於圖像傳感器基於sigma-delta ADC的讀出電路的工作時序,包括如下步驟:I)當開關Sll S14閉合時，採樣電容Csl、Cs2採集像素輸出信號Vpixel_rst_VpiXel_sig，將M個積分電容Cl與第一模擬信號總線和第二模擬信號總線均斷開連接；2)將開關Sll S14斷開，開關S21、S22閉合，將第一組N_bit鎖存器通過開關S6連接到第一數位訊號總線上，第一組Ι-bit鎖存器通過開關S7連接到第四數位訊號總線上，第四數位訊號總線控制Ι-bit模數轉換器輸出差分電壓Vdacp-Vdacn，大小是由l_bit鎖存器中存儲的數字量決定的，模數轉換器的輸出通過開關S21、S22連接到採樣電容Csl、Cs2左極板，此時第一組積分電容Cl通過開關S31、S32連接到第一模擬信號總線和第二模擬信號總線之間，以及第三模擬信號總線和第四模擬信號總線之間，此時運放輸出的差分電壓為:(Vpixel_rst - Vpixel_sig) - (Vdacp-Vdacn)同時比較器完成對運放輸出差分電壓與O電壓的比較，比較後的數字量與第一數位訊號總線中的數字量通過加法器完成累加；3)當Sll S14再次閉合時，開關S8閉合將比較器的輸出通過第三數位訊號總線存入第一組ι-bit鎖存器中，將加法器的輸出通過第二數位訊號總線存入第一組N-bit鎖存器中，以此類推，不斷重複步驟I) 步驟3)直到第一組電容已經完成M-1次累加，其中M為大於等於2的整數。本發明的用於圖像傳感器基於sigma-delta ADC的讀出電路及工作時序，可以應用在CMOS-TDI圖像傳感器中，完成信號累加和量化的功能；由於sigma-delta調製器降低了對積分器中電容匹配的要求，因此可以採用較小的電容作為積分電容，降低了晶片面積和功耗開銷；對於一階sigma-delta調製器，其量化器為一個比較器即可，且可以容忍較大的比較器失調，因此比較器可以採用動態鎖存型比較器，降低了功耗；由於sigma-delta調製器的M-1次過採樣過程是分攤到對同列的M-1個像素在不同渡越時間的輸出採樣過程中，因此降低了對調製器速度的要求。


圖1是現有技術的線陣圖像傳感器的工作模式示意圖；圖2是現有技術的CXD-TDI圖像傳感器的工作原理示意圖；圖3是現有技術的一階sigma-delta ADC結構框圖；圖4是本發明的讀出電路結構框圖；圖5是本發明的讀出電路的電路原理圖；圖6是採用本發明的讀出電路的CMOS-TDI圖像傳感器結構框圖；圖7a是本發明的讀出電路中Ι-bit寄存器的電路圖；圖7b是本發明的讀出電路中N-bit寄存器的電路圖；圖8是本發明的讀出電路的控制時序圖。
具體實施例方式下面結合實施例和附圖對本發明的用於圖像傳感器基於sigma-delta ADC的讀出電路及工作時序做出詳細說明。為使CMOS圖像傳感器能夠較好的實現TDI功能，擴大TDI技術的應用範圍，克服基於模擬域累加和數字域累加的讀出電路中的問題，本發明提出了一種能夠應用於CMOS-TDI圖像傳感器中的基於一階sigma-delta ADC的讀出電路，該讀出電路通過sigma-delta調製器中的模擬電壓積分器實現對像素信號的累加，並且在累加器過程中實現模數轉換，累加完畢即量化完畢。該讀出電路能夠降低對積分器的精度要求和模數轉換的速度要求，進而降低了 CMOS-TDI圖像傳感器的設計難度。如圖4所示,本發明的用於圖像傳感器基於sigma-delta ADC的讀出電路,包括有依次連接的積分器陣列1、比較器2、加法器3和第一寄存器4，其中，所述的加法器3的輸出端通過N-bit鎖存器陣列5連接輸入端，所述的比較器2的輸出端還依次連接Ι-bit鎖存器陣列6、第二寄存器7和Ι-bit數模轉換器8，所述的Ι-bit數模轉換器8的輸出連接積分器陣列I的負向輸入端，所述的積分器陣列I的正向輸入端連接像素的輸出信號，所述的第一寄存器4的輸出端為該輸出電路的輸出端。如圖5、圖6所示，本發明的讀出電路19用於CMOS-TDI圖像傳感器時，列並行讀出電路接收CMOS-TDI圖像傳感器的讀出控制電路20輸出的控制信號，所述的第一寄存器4的信號輸入端連接CMOS-TDI圖像傳感器的讀出控制電路輸出的控制信號Dataout。本發明的用於圖像傳感器基於sigma-delta ADC的讀出電路,採用全差分讀出方式，結構主要包括:採樣電容Csl、Cs2、全差分運放、模擬信號總線9和10、M組積分電容Cl CM、M個N-bit數字鎖存器、M個Ι-bit數字鎖存器、差分比較器、Ι-bit數模轉換器、輸出寄存器、數位訊號總線3-6和若干開關。其中全差分運放的差分輸出擺幅為(Vrefn-Vrefp) (Vrefp-Vrefn);差分比較器比較AVin與O的大小，如果比較器的AVin>0則輸出為高電平否則輸出為低電平；當Ι-bit數模轉換器的輸入為高電平時，其差分輸出電壓為Vdacp-Vdacn=2 (Vrefp-Vrefn)，當其輸入為低電平時，其差分輸出電壓為Vdacp-Vdacn=O,數模轉換器的輸出在對輸入信號實現負向電壓Vrefp-Vrefn平移的同時完成sigma-delta調製器的負反饋調製過程。
如圖5所示，所述的積分器陣列I包括有運算放大器F，連接在運算放大器F的負輸入端的第一模擬信號總線9、連接在運算放大器F的正輸出端的第二模擬信號總線10、連接在運算放大器F的正輸入端的第三模擬信號總線11以及連接在運算放大器F的負輸出端的第四模擬信號總線12，並聯連接在第一模擬信號總線9和第二模擬信號總線10之間的M組第一開關組件17，並聯連接在第三模擬信號總線11和第四模擬信號總線12之間的M組第二開關組件18，所述的運算放大器F的負輸入端還分別連接採樣電容Csl和開關S14，所述的運算放大器F的正輸入端還分別連接採樣電容Cs2和開關S13，所述的開關S14和開關S13的另一端接共模電壓，採樣電容Csl的另一端分別通過開關Sll連接像素輸出的復位信號，以及通過開關S22連接Ι-bit數模轉換器8的正輸出端，所述的採樣電容Cs2的另一端分別通過開關S12連接像素輸出的曝光信號，以及通過開關S21連接Ι-bit數模轉換器8的負輸出端，所述的運算放大器F的正輸出端還連接比較器2的正輸入端，所述的運算放大器F的負輸出端還連接接比較器2的負輸入端。所述的M組第一開關組件17和M組第二開關組件18內部結構相同，第一組開關組件17包括有依次串聯連接的開關S311、積分電容Cl和開關S321，所述的開關S311的另一端連接第一模擬信號總線9，所述的開關S321的另一端連接第二模擬信號總線10，所述的積分電容Cl上並聯連接開關S41 ；以此類推，第M組開關組件17包括有依次串聯連接的開關S31M、積分電容CM和開關S32M，所述的開關S31M的另一端連接第一模擬信號總線9，所述的開關S32M的另一端連接第二模擬信號總線10，所述的積分電容CM上並聯連接開關S4M。所述的N-bit鎖存器陣列5包括有M個N-bit鎖存器，所述M個N_bit鎖存器的輸入端分別通過聯動開關S51 S5M連接到第二數位訊號總線14，輸出端分別通過聯動開關S61 S6M連接到第一數位訊號總線13，所述的第一數位訊號總線13連接加法器3的輸入端，所述的加法器3的輸出端通過第二數位訊號總線14連接第一寄存器4。所述的Ι-bit鎖存器陣列6包括有M個Ι-bit鎖存器，所述M個l_bit鎖存器的輸入端分別通過聯動開關S51 S5M連接到第三數位訊號總線15，輸出端分別通過聯動開關S61 S6M連接到第四數位訊號總線16，所述的第三數位訊號總線15連接在比較器2的輸出端和加法器3的輸入端上，所述的第四數位訊號總線16連接第二寄存器7的輸入端。如圖6所示，CMOS-TDI圖像傳感器像素陣列大小為L列M-1行，圖中的列級讀出電路能夠同時完成信號累加和量化功能。根據現有技術提供的像素同步採集方法，令CMOS-TDI圖像傳感器採用過採樣率為M/(M-1)的滾筒式曝光以實現不同行像素對相同物體曝光的同步性。所謂過採樣率為M/(M-1)的滾筒式曝光即在一個渡越時間內從第I行像素到第M-1行像素逐次開始曝光後第I行再增加一次曝光開始，這樣在一個曝光周期內M-1行像素會輸出M個數據。如上所述的M均為大於等於2的整數。本發明的用於圖像傳感器基於sigma-delta ADC的讀出電路,工作走向如下:像素輸出復位信號Vpixel_rst和曝光信號Vpixel_sig分別通過開關S11、S12與米樣電容Csl、Cs2的左極板相連,米樣電容Csl、Cs2的右極板與差分運放輸入端相連，同時採樣電容Csl、Cs2的右極板通過開關S13、S14與共模電壓相連；模擬信號總線9和10分別與運放的輸入端和輸出端相連，在總線9和10之間通過開關S311 S31M和開關S321 S2M掛載M個積分電容Cl CM，這M個電容分別通過M個復位開關S41 S4M將上下極板進行連接；差分運放的輸出端與差分比較器的輸入相連，比較器的輸出連接到加法器的一個輸入端，比較器的輸出同時連接到第三數位訊號總線15，加法器的另一輸入端與第一數位訊號總線13相連；加法器的輸出端連接到第二數位訊號總線14上；有M個N-bit的鎖存器通過M個開關S51 S5M和M個開關S61 S6M掛載到第一數位訊號總線13和第二數位訊號總線14之間；有M個Ι-bit的鎖存器通過M個開關S51 S5M和M個開關S61 S6M掛載到第三數位訊號總線15和第四數位訊號總線16之間，第四數位訊號總線16同時連接到一個寄存器的輸入端，此寄存器的輸出端連接到Ι-bit數模轉換器的數字輸入端，其差分輸出信號通過開關S21、S22連接到採樣電容Csl、Cs2的左極板；第二數位訊號總線14連接到輸出寄存器的輸入端，輸出寄存器的輸出Dataout為最終輸出的經過M-1級累加後完成模數轉換的信號。如圖7a、圖7b所示，讀出電路中N-bit鎖存器是由N個Ι-bit鎖存器組成。本發明的用於圖像傳感器基於sigma-delta ADC的讀出電路的工作時序如圖8所示，假設當前第一行像素輸出信號正要累積到第一組積分電容Cl中，其工作過程如下:當開關Sll S14閉合時，採樣電容Csl、Cs2採集像素輸出信號Vpixel_rst - Vpixel_sig,此時M個積分電容Cl與第一模擬信號總線9和第二模擬信號總線10均斷開連接；然後，開關Sll S14斷開，開關S21、S22閉合，此時第一組N_bit鎖存器通過開關S6連接到第一數位訊號總線13上，第一組Ι-bit鎖存器通過開關S7連接到第四數位訊號總線16上，第四數位訊號總線16控制Ι-bit模數轉換器輸出差分電壓Vdacp-Vdacn，如前面所述其大小是由Ι-bit鎖存器中存儲的數字量決定的，模數轉換器的輸出通過開關S21、S22連接到採樣電容Csl、Cs2左極板，此時第一組積分電容Cl通過開關S31、S32連接到第一模擬信號總線9和第二模擬信號總線10之間，以及第三模擬信號總線11和第四模擬信號總線12之間，此時運放輸出的差分電壓為:(Vpixel_rst - Vpixel_sig) - (Vdacp-Vdacn) (2)同時比較器完成對運放輸出差分電壓與O電壓的比較，比較後的數字量與第一數位訊號總線13中的數字量通過加法器完成累加。當Sll S14再次閉合時，開關S8閉合將比較器的輸出通過第三數位訊號總線15存入第一組Ι-bit鎖存器中，將加法器的輸出通過第二數位訊號總線14存入第一組N-bit鎖存器中，以此類推，此過程不斷重複直到第一組電容已經完成M-1次累加。這個結構中運放、積分電容、比較器和Ι-bit模數轉換器實際上就構成了一個一階sigma-delta調製器，當某一組積分電容完成M_1次累加時相當於這組積分器構成的sigma-delta調製器完成了對同一輸入信號(Vpixel_rst - Vpixel_sig) - (Vrefp-Vrefn)的M-1次採樣積分和Ibit量化,在對模擬信號的累加過程中加法器完成了對調製器Ibit量化過程中輸出碼流的求和，並將求和結果存入了對應的N-bit鎖存器中，最後通過第二數位訊號總線14輸出到輸出寄存器中，通過read讀出信號控制輸出寄存器進行輸出，因此本發明的讀出電路完成了對同列像素信號累加量化輸出功能。對於M-1級TDI累加，讀出電路最終輸出的數字量的位寬N為:N=1g2 (M-1) (3)讀出電路中M個開關S4和reset復位時鐘分別完成對積分電容和數字鎖存器的復位操作。因為sigma-delta ADC中調製器對積分器和量化器的精度要求都不是很高，因此讀出電路中的積分電容可以設計的較小，比較器也可採用動態鎖存型比較器，進而降低了電路的設計難度。其中Ι-bit寄存器和N-bit寄存器採用現有技術提供的結構，參考圖7a、圖 7b ο如上所述的M為大於等於2的整數。為使本發明的目的、技術方案和優點更加清晰，下面將結合實例給出本發明實施方式的具體描述。將本專利描述的讀出電路應用在像素陣列為1024列256行的圖像傳感器中，讀出電路中積分電容、N-bit鎖存器和Ι-bit鎖存器分別有257組。讀出電路採用
1.8V供電，運放的共模電壓為0.9V，其輸出差分擺幅為-1到+1，正負參考電壓分別為1.4V和0.4V，比較器的比較電平為0V，ι-bit模數轉換器的輸出電壓分別為2V和OV分別對應輸入為高電平和低電平的情況。像素輸出信號Vpixel_rst-Vpixel_sig的範圍為OV到2V，因此採樣開關SI需要採用3.3V電源電壓。由於模數轉換器輸出的模擬電壓存在-1V的電壓平移，因此讀出電路每次採集的信號實際為Vpixel_rst-Vpixel_sig-1，其範圍為-1V到+IV，因此完成了對像素輸出信號的差法轉換。根據前面所述的工作過程，本專利描述的讀出電路會在256個渡越時間內將同列像素對相同物體的256次曝光結果進行256次積分和Ibit量化，並最終將256次Ibit量化結果還原為位寬為log2 (256) =8位的數字量，該8位數字量是對輸入信號Vpixel_rst-Vpixel_sig-1在-1V到+IV範圍內的8位模數轉換的結果。讀出電路中的積分電容可以採用200fF大小，每組鎖存器一共存儲9bit信息，因此整體讀出電路的面積與現有技術提供的基於模擬電壓積分器的讀出電路面積相當，但整體讀出電路對工藝失調、寄生電容的敏感程度大大降低了，進而降低了讀出電路的設計難度。
權利要求
1.一種用於圖像傳感器基於Sigma-delta ADC的讀出電路,其特徵在於,包括有依次連接的積分器陣列(I)、比較器(2)、加法器(3)和第一寄存器(4)，其中，所述的加法器(3)的輸出端通過N-bit鎖存器陣列(5)連接輸入端，所述的比較器(2)的輸出端還依次連接Ι-bit鎖存器陣列(6)、第二寄存器(7)和Ι-bit數模轉換器(8)，所述的Ι-bit數模轉換器(8)的輸出連接積分器陣列(I)的負向輸入端，所述的積分器陣列(I)的正向輸入端連接像素的輸出信號，所述的第一寄存器(4)的輸出端為該輸出電路的輸出端。
2.根據權利要求1所述的用於圖像傳感器基於sigma-deltaADC的讀出電路,其特徵在於，所述的積分器陣列(I)包括有運算放大器F，連接在運算放大器F的負輸入端的第一模擬信號總線(9)、連接在運算放大器F的正輸出端的第二模擬信號總線(10)、連接在運算放大器F的正輸入端的第三模擬信號總線(11)以及連接在運算放大器F的負輸出端的第四模擬信號總線(12)，並聯連接在第一模擬信號總線(9)和第二模擬信號總線(10)之間的M組第一開關組件(17)，並聯連接在第三模擬信號總線(11)和第四模擬信號總線(12)之間的M組第二開關組件(18)，所述的運算放大器F的負輸入端還分別連接採樣電容Csl和開關S14，所述的運算放大器F的正輸入端還分別連接採樣電容Cs2和開關S13，所述的開關S14和開關S13的另一端接共模電壓，採樣電容Csl的另一端分別通過開關Sll連接像素輸出的復位信號，以及通過開關S22連接Ι-bit數模轉換器(8)的正輸出端，所述的採樣電容Cs2的另一端分別通過開關S12連接像素輸出的曝光信號，以及通過開關S21連接Ι-bit數模轉換器(8)的負輸出端，所述的運算放大器F的正輸出端還連接比較器(2)的正輸入端，所述的運算放大器F的負輸出端還連接接比較器(2)的負輸入端，所述的M為大於等於2的整數。
3.根據權利要求2所述的用於圖像傳感器基於sigma-deltaADC的讀出電路,其特徵在於，所述的M組第一開關組件(17)和M組第二開關組件(18)內部結構相同，其中，第一組開關組件(17)包括有依次串聯連接的開關S311、積分電容Cl和開關S321，所述的開關S311的另一端連接第一模擬信號總線(9)，所述的開關S321的另一端連接第二模擬信號總線(10)，所述的積分電容Cl上並聯`連接開關S41 ；以此類推，第M組開關組件(17)包括有依次串聯連接的開關S31M、積分電容CM和開關S32M，所述的開關S31M的另一端連接第一模擬信號總線(9)，所述的開關S32M的另一端連接第二模擬信號總線(10)，所述的積分電容CM上並聯連接開關S4M，所述的M為大於等於2的整數。
4.根據權利要求1所述的用於圖像傳感器基於sigma-deltaADC的讀出電路,其特徵在於，所述的N-bit鎖存器陣列(5)包括有M個N-bit鎖存器，所述M個N-bit鎖存器的輸入端分別對應通過聯動開關S51 S5M連接到第二數位訊號總線(14)，輸出端分別對應通過聯動開關S61 S6M連接到第一數位訊號總線(13)，所述的第一數位訊號總線(13)連接加法器(3)的輸入端，所述的加法器(3)的輸出端通過第二數位訊號總線(14)連接第一寄存器(4)。
5.根據權利要求1所述的用於圖像傳感器基於sigma-deltaADC的讀出電路,其特徵在於，所述的Ι-bit鎖存器陣列(6)包括有M個Ι-bit鎖存器，所述M個Ι-bit鎖存器的輸入端分別對應通過聯動開關S51 S5M連接到第三數位訊號總線(15)，輸出端分別對應通過聯動開關S61 S6M連接到第四數位訊號總線(16)，所述的第三數位訊號總線(15)連接在比較器(2)的輸出端和加法器(3)的輸入端上，所述的第四數位訊號總線(16)連接第二寄存器(7)的輸入端，所述的M為大於等於2的整數。
6.一種權利要求1所述的用於圖像傳感器基於sigma-delta ADC的讀出電路的工作時序，其特徵在於，包括如下步驟: 1)當開關Sll S14閉合時，採樣電容Csl、Cs2採集像素輸出信號Vpixel_rst-Vpixel_sig,將M個積分電容Cl與第一模擬信號總線(9)和第二模擬信號總線(10)均斷開連接； 2)將開關Sll S14斷開，開關S21、S22閉合，將第一組N_bit鎖存器通過開關S6連接到第一數位訊號總線(13)上，第一組Ι-bit鎖存器通過開關S7連接到第四數位訊號總線(16)上，第四數位訊號總線(16)控制Ι-bit模數轉換器輸出差分電壓Vdacp-Vdacn，大小是由Ι-bit鎖存器中存儲的數字量決定的，模數轉換器的輸出通過開關S21、S22連接到採樣電容Csl、Cs2左極板，此時第一組積分電容Cl通過開關S31、S32連接到第一模擬信號總線(9)和第二模擬信號總線(10)之間，以及第三模擬信號總線(11)和第四模擬信號總線(12)之間,此時運放輸出的差分電壓為:(Vpixel_rst - Vpixel_sig) - (Vdacp-Vdacn) 同時比較器完成對運放輸出差分電壓與O電壓的比較，比較後的數字量與第一數位訊號總線(13)中的數字量通過加法器完成累加； 3)當Sll S14再次閉合時，開關S8閉合將比較器的輸出通過第三數位訊號總線15存入第一組Ι-bit鎖存器中，將加法器的輸出通過第二數位訊號總線(14)存入第一組N-bit鎖存器中，以此類推，不斷重複步驟I) 步驟3)直到第一組電容已經完成M-1次累加，其中M為大於等於2的整數。
全文摘要
一種用於圖像傳感器基於sigma-delta ADC的讀出電路及工作時序，電路有串接的積分器陣列、比較器、加法器和第一寄存器，加法器的輸出端通過N-bit鎖存器陣列連接輸入端，比較器的輸出串接1-bit鎖存器陣列、第二寄存器和1-bit數模轉換器，1-bit數模轉換器的輸出連接積分器陣列的負輸入端，積分器陣列的正輸入端連接像素的輸出信號，第一寄存器的輸出端為該輸出電路的輸出端。工作時序採樣電容採集像素信號；比較器完成對差分電壓與0電壓的比較後的數字量與數位訊號總線中的數字量通過加法器完成累加；比較器的輸出存入第一組1-bit鎖存器中，加法器的輸出存入第一組N-bit鎖存器中，直到第一組電容完成M-1次累加。本發明降低了對調製器速度的要求。
文檔編號H04N5/3745GK103139500SQ20131006207
公開日2013年6月5日 申請日期2013年2月28日 優先權日2013年2月28日
發明者姚素英, 聶凱明, 徐江濤, 高靜, 史再峰, 高志遠 申請人:天津大學