無線終端機的電源驟降的製作方法

2023-05-02 04:06:06 3

專利名稱：無線終端機的電源驟降的製作方法
技術領域：
本發明大體而言涉及電路，且更具體而言涉及用於使無線終端機省電的技術。
背景技術：
蜂窩式通信系統中的無線終端機(例如蜂窩式電話)只是偶爾處於現用狀態，而對於不在進行呼叫的大量時間周期中則保持在一「空閒」模式中。為了確保終端機仍能接收系統向其發送的消息，終端機甚至在其處於空閒模式中時也周期性地監控一尋呼信道。這些消息可提醒終端機存在一呼入呼叫、為終端機載送更新的系統參數、等等。
無線終端機通常為可攜式的並由一內部電池供電。為了省電並延長在各次電池再充電之間的待機時間，系統通常在指定時間在尋呼信道上向終端機發送消息。可將尋呼信道劃分成若干「時隙」，並可由系統為終端機指配特定的時隙。此後，終端機在其所指配到的時隙之前進入一「活動」狀態，監控尋呼信道上有無消息並在不再需要進行通信的情況下轉換至一「非活動狀態」。在連續的活動狀態之間的時間周期中，終端機在非活動狀態下休眠並使儘可能多的電路不活動以省電。「休眠」是指終端機處於非活動狀態期間的時間。
通常，終端機在處於非活動狀態下時使模擬電路塊(例如功率放大器、振蕩器等等)斷電並停用數字電路塊的時鐘。以互補金屬氧化物半導體(CMOS)製成的數字電路通過兩種機理來耗電(1)通過在電路處於活動狀態及切換時耗用動態電流及(2)通過在電路處於不活動狀態及不切換時汲取洩漏電流。在當前的CMOS製作技術中，動態電流大於洩漏電路許多倍。在此種情況下，對於CMOS數字電路而言，可僅通過停用這些電路的時鐘以切斷動態電流來實現明顯的省電。
然而，洩漏電流是不可忽略的且將隨著CMOS技術按比例縮小至更小的幾何尺寸而成為總電源消耗中的一重要部分。這是因為相對於電晶體尺寸的減小而言，洩漏電流會以極高的比率增加。更高的洩漏電流，與長的不活動周期相結合，會消耗電源並縮短使用電池電源的可攜式裝置的待機時間，而這非常不合乎人們的希望。
因此，在所屬領域中需要提供使無線終端機省電的技術。

發明內容
本發明提供用於對無線終端機實施「電源驟降」的技術。電源驟降是指在不需要使用電路塊/處理單元時將電路塊/處理單元斷電以減小洩漏電流及省電。為執行電源驟降，將用於無線終端機中的集成電路(IC)內的電路塊/處理單元劃分成多個電源域。每一電源域均通過一電源連接件耦接至一電源。將每一電源域指定成「始終接通式」或「可驟降式」。始終接通式電源域一直(即當無線終端機接通電源時)通電。而可驟降式電源域在所述電源域中的處理單元不需要使用時則可斷電。
通常結合一指示無線終端機何時可進入休眠的休眠時間線來實施電源驟降。對於不同的無線通信系統，所述休眠時間線可以不同。始終接通式電源域內的一電源控制單元使可驟降式電源域在進入休眠後斷電並恰好在自休眠中喚醒前為這些域加電。還可根據一外部中斷事件來為驟降的電源域加電。
通常實施一組任務來使所述可驟降式電源域斷電。例如，斷電任務可包括保存所述可驟降式電源域的相關硬體寄存器，凍結IC的輸出引腳以最低程度地幹擾耦接至所述IC的外部單元，對驟降的電源域的輸入引腳進行箝位，使一主振蕩器斷電並停用來自所述振蕩器的主時鐘，等等。通常實施互補的一組任務來為驟降的電源域加電。例如，所述加電任務可包括為所述主振蕩器加電並啟用所述主時鐘，恢復軟體、固件及硬體狀態，釋放輸入及輸出引腳，等等。下文將進一步詳細地闡述這些不同的任務。
下文將進一步詳細闡述本發明的不同方面、實施例及特徵。


結合圖式閱讀下文所作詳細說明，將更易得知本發明的特徵及性質，在各圖式中，相同的參考符號自始至終表示相應的意義且其中圖1顯示無線終端機的一方塊圖；圖2A顯示將調製解調處理器劃分成多個電源域；圖2B顯示一用於調製解調處理器的集成電路的布局；圖3顯示一用於將所述電源域連接至一個或多個電源總線的構造；圖4顯示一用於處理一無線通信系統的尋呼信道的時間線；圖5A及5B分別顯示可驟降式電源域的一斷電順序及一加電順序；圖6顯示三個不同系統的時間線；圖7圖解說明調製解調處理器的一軟體引導過程；及圖8A及8B顯示各電源域及/或各調製解調處理器焊墊之間的接口及輸出電路。
具體實施例方式
本文中所使用的「實例性」一詞是指「用作一實例、示例或例示」。本文中被描述為「實例性」的任何實施例或設計，均未必解釋為好於或優於其他實施例或設計。
圖1顯示一無線終端機100的一方塊圖，該終端機100可為蜂窩式電話、手機、無線通信裝置、個人數字助理(PDA)、等等。終端機100可監控及/或與一個或多個無線通信系統進行通信，例如碼分多址(CDMA)系統、全球移動通信(GSM)系統、藍牙(Bluetooth)系統、多輸入多輸出(MIMO)系統、正交頻分多址(OFDMA)系統、等等。CDMA系統可執行一種或多種CDMA標準，例如IS-2000及IS-95(其還稱作「lx-EV DV」)、IS-856(其還稱作「lx-EV DO」)、寬帶CDMA(W-CDMA)、等等。執行W-CDMA的CDMA系統還稱作通用移動電信系統(UMTS)系統。終端機100能夠通過一接收路徑及一發射路徑提供雙向通信。
對於接收路徑而言，由一個或多個系統中的基站所發射的信號由一天線112接收到，通過一雙工器(D)114選路，並提供至一接收單元(RCVR)116。接收單元116對所接收的信號進行調節(例如濾波、放大及下變頻)，對經調節的信號進行數位化，並將數據樣本提供至一調製解調處理器120供進一步處理。對於發射路徑而言，調製解調處理器120處理要由終端機100發射的數據並將「數據晶片」提供至一發射單元(TMTR)118。每一數據晶片均為一要在一個晶片周期中發射的值，對於某些CDMA系統而言，該值為1/(1.2288×106)。發射單元118對數據晶片進行調節(例如紙灰塵模擬形式、濾波、放大及上變頻)並產生一經調製的信號，該經調製的信號通過雙工器114選路並由天線112發射。
調製解調處理器120包括能支持監控及/或與一個或多個系統進行通信的各種處理單元。調製解調處理器120進一步接口於終端機100內的其他單元。對於圖1中所示的實施例而言，調製解調處理器120包括一數據機核心130、一控制器132、一內部存儲器134、鎖相迴路(PLL)136及一電源控制單元140-其均耦接至一總線128。數據機核心130對接收路徑實施解調及解碼並對發射路徑實施編碼及調製。控制器132控制調製解調處理器120內的各種處理單元的運行。內部存儲器134存儲由調製解調處理器120內的處理單元所使用的數據及程序代碼並可包括一高速緩衝存儲器、隨機存取存儲器(RAM)、只讀存儲器(ROM)、等等。PLL 136控制終端機100內的各種振蕩器，以使這些振蕩器以適當的頻率運行。如下文所述，電源控制單元140控制調製解調處理器120內各種處理單元的電源。
對於圖1中所示的實施例而言，調製解調處理器120進一步耦接至一主振蕩器152、一休眠振蕩器154、一易失性存儲器156及一非易失性存儲器158-其均支持調製解調處理器120。主振蕩器152提供一由調製解調處理器120用於正常運行的高頻主/系統時鐘，並可構建有(例如)一經溫度補償的晶體振蕩器(TCXO)。休眠振蕩器154提供一由調製解調處理器120內的始終接通式電源域使用的低頻休眠時鐘。易失性存儲器156為調製解調處理器120所使用的數據及代碼提供大容量存儲並可構建有(例如)一同步動態RAM(SDRAM)或某些其他類型的存儲器。非易失性存儲器158提供大容量非易失性存儲並可構建有(例如)NAND閃速存儲器、NOR閃速存儲器或某種其他類型的非易失性存儲器。
通常，調製解調處理器120可包括少於、多於及/或不同於圖1中所示的處理單元。調製解調處理器120中所包含的特定處理單元通常視調製解調處理器120的設計及正在支持的通信系統而定。調製解調處理器120也可耦接至少於、多於及/或不同於圖1中所示的外部單元。
調製解調處理器120可構建於一單個CMOS集成電路中以獲得諸如尺寸減小、成本下降、功耗減小等各種好處。隨著IC製作技術不斷改進並變遷至更小的幾何尺寸，電晶體的尺寸在繼續收縮。可對幾何尺寸變小的IC使用一更低的電源以減小功耗。通常減小(即降低)尺寸變小的電晶體的閾電壓(其為使電晶體導通的電壓)以提高運行速度。然而，閾電壓的降低及電晶體幾何尺寸的減小會導致洩漏電流升高-其為在電晶體不在切換時通過電晶體的電流。隨著CMOS技術按比例縮減至90nm(納米)及以下，洩漏電流更成問題。
可通過將儘可能多的數字電路在不需要時斷電來減少因洩漏電流而引起的功耗。終端機100可能只在其處於空閒時的一小部分時間中活動。在此種情況下，可在該時間的大部分時間中斷開許多處理單元的電源(即「驟降」)，以減小功耗並延長待機時間。
將調製解調處理器120劃分成多個電源域。每一電源域均包括若干通過一電源連接件耦接至一電源的處理單元。將每一電源域指定為始終接通式域或可驟降式域。一始終接通式域在終端機100接通電源時會一直通電。而一可驟降式電源域則可在該電源域中的處理單元不需要使用時斷電。每一可驟降式電源域均可獨立於其他可驟降式電源域而通電或關閉。本文中所述「加電」與「通電」為可互換使用的同義術語，且「斷電」與「關閉」也為同義術語。
圖2A顯示將調製解調處理器120內的處理單元劃分成多個電源域210。在此實例中，將調製解調處理器120中的五個處理單元130至140放置於五個不同的電源域210a至210e中。通常，每一電源域均可包括任一數量的處理單元，且每一處理單元均可包括任一數量的電路塊。每一電源域210均通過一電源連接件212耦接至一電源總線214。對於圖2A中所示的實例而言，電源控制單元140的電源域210a為唯一的始終接通式電源域，而所有其他電源域210b至210e均為可驟降式域。
調製解調處理器120內的每一處理單元130至140均可包括不同的電路塊。例如，數據機核心130包括若干CDMA處理塊222、一時鐘產生器224、一數據機數位訊號處理器(DSP)226、一調製解調處理器228、一子系統處理器230、若干RAM232及若干ROM 234。時鐘產生器224產生由調製解調處理器120內的處理單元所使用的各種時鐘。CDMA處理塊222會(1)為發射路徑實施編碼、交錯及調製及(2)為接收路徑實施解調、解交錯及解碼。例如，如在所屬領域中所已知，CDMA處理塊222可為接收路徑構建一具有多個搜索器及手指處理器的耙式接收機。CDMA處理塊222還執行其他輔助性功能，例如維持一為正由終端機100監控的每一系統提供系統時間的實時計數器(RTC)。數據機DSP 226執行並非時間緊要的調製解調(調製/解調)功能，例如導頻信道處理、流量信道處理(例如對軟體決策進行處理)等等。調製解調處理器228控制數據機核心130內的各種電路塊的運行。子系統處理器230控制輸入/輸出(I/O)總線及外圍設備。處理器228及230可構建有精簡指令集計算(RISC)處理器。RAM 232及ROM 234存儲由數據機核心130所使用的數據及代碼。
電源控制單元140控制每一可驟降式電源域的電源，在下文中將對其加以進一步詳細說明。
圖2B顯示調製解調處理器120的一CMOS集成電路的一實例性布局。圖2A顯示了調製解調處理器120的處理單元但並未指示每一單元的尺寸。圖2B則顯示了始終接通式電源域210a的尺寸相對於可驟降式電源域210b至210e的尺寸的關係。在一典型的構建方案中，始終接通式電源域僅佔集成電路總電路小片面積的一小部分(例如百分之二到三)，而可驟降式電源域則佔電路小片面積的大部分。因此，通過將可驟降式電源域在不需要時予以斷電，可明顯減小集成電路的洩漏電流。
每一可驟降式電源域210的電源連接件212均包括適當的硬體來向電源域內的處理塊供源及斷開這些處理塊的電源。如果不需要使用域中的任何處理單元，則可將每一可驟降式電源域210斷電。
圖3顯示一用於將電源域210連接至電源總線的配置300。電源連接件212a將始終接通式電源域210a直接耦接至一標記為Vs1的電源總線214a。電源連接件212b至212e分別用於可驟降式電源域210b至210e。對於圖3中所示的實施例而言，每一電源連接件212b至212e均包括一頭部開口，可啟用該頭部開關來對所述域加電或可停用該頭部開關來將所述域斷電。每一可驟降式電源域x(其中x＝b、c、d或e)的磁頭開關均可構建有一P溝道FET 312，P溝道FET 312具有一耦接至一電源總線214b的源極(其標記為Vs2)、一耦接至所述電源域的一內部電源總線的漏極(其標記為VDD_x)及一接收電源域的一pwr_ctrl_x控制信號的柵極。該pwr_ctrl_x信號在邏輯低時對電源域x加電，而在為邏輯高時將電源域x斷電。電源總線214a及214b可具有相同或不同的電壓。
可按其他方式來控制可驟降式電源域的電源，此仍屬於本發明範圍內。例如，可使用電源域與電路地電位之間的一腳部開關來控制電源域的電源。作為另一實例，可對一給定的可驟降式電源域同時使用頭部開關與腳部開關二者。通常，一集成電路可包括任一數量的電源總線。可將一條電源總線用於集成電路的輸入/輸出(I/O)焊墊並在終端機100接通電源時使該電源總線一直通電。然後可將始終接通式電源域210a耦接至該用於I/O焊墊的電源總線。可使用多個電源總線來提供不同的電源電壓或用於不同的電源體制。
電源控制單元140包括各種支持對可驟降式電源域通電或斷電的電路塊。對於圖2A中所示的實施例而言，電源控制單元140包括若干狀態寄存器242、一休眠控制器246、一時鐘控制器248、一中斷控制器250及一電源控制器252。狀態寄存器242存儲(1)驟降的電源域的斷電狀態及(2)在加電時無法由軟體恢復的相關硬體狀態(例如有限狀態機(FSM)狀態)。
休眠控制器246監控活動並記錄正在受到監控的每一系統的休眠時間線。終端機100可監控一個或多個系統，例如(舉例而言)下文所述及在圖6中所示的lx-EV DV、lx-EV DO及GSM系統。在一實施例中，休眠控制器246包括每一系統的一個休眠核心。每一休眠核心均包括一休眠計數器及一休眠有限狀態機(FSM)。休眠計數器維持在休眠期間系統時間的連續性。當休眠計數器在預熱時間開始處到期(參見圖4)時，休眠控制器246會中斷電源控制器252以便喚醒。休眠計數器繼續對預熱時間的持續時間進行計數。當休眠計數器在聯機時間開始處到期時，休眠控制器246會中斷調製解調處理器120以指示聯機處理的開始。在活動狀態期間，數據機核心130內的實時計數器(RTC)維持正在受到監控的每一系統的系統時間。
時鐘控制器248在斷電前停用主時鐘152並在加電後啟用主時鐘152。中間控制器250監控來自調製解調處理器120外部的其他單元的輸入信號。通過調製解調處理器120的焊墊來接收這些輸入信號。中斷控制器250探測來自這些外部單元的中斷信號並在其接收到一要求調製解調處理器120喚醒的外部中斷信號時提醒電源控制器252。
電源控制器252產生用於支持對可驟降式電源域斷電及加電的各種控制信號。電源控制器252自休眠控制器246接收指示一休眠周期的開始及結束的信號及自中斷控制器250接收外部中斷信號。電源控制器252可為所要控制的每一個塊(例如主振蕩器)維持一有限狀態機(FSM)及為所要分別通電或斷電的每一電源域維持一FSM。根據這些不同的輸入及FSM，電源控制器252產生用於在適當時刻對可驟降式電源域斷電及加電的控制信號。例如，電源控制器252可為電源連接件212中的開關產生pwr_ctrl信號，如在圖3中所示。電源控制器252還可為一外部電源管理單元產生一信號，然後該外部電源管理單元可對可驟降式電源域的電源總線實施加電或斷電。
電源控制單元140存儲正受到監控的每一系統的時間線消息並確定其中可將可驟降式電源域斷電的時間周期。如果休眠持續時間足夠長(例如超過一預定時間周期)，則電源控制單元140可將可驟降式電源域斷電。如果休眠周期太短且與斷電及加電相關的開銷將使斷電不划算，則電源控制單元140可放棄斷電。如果可驟降式電源域因休眠周期太短而未斷電，則可仍然停用主時鐘以切斷動態電流並減小功耗。
電源控制單元140執行多個任務來對調製解調處理器120內的可驟降式電源域正確地進行斷電及加電。表1列出了一些為對可驟降式電源域進行斷電及加電而可執行的任務。根據調製解調處理器120的設計，也可執行更少的、額外的及/或不同的任務。
表1


在斷電前可能需要保存某些硬體狀態，以使調製解調處理器120可在通電時正確地恢復運行。在調製解調處理器120斷電的整個時間期間，使調製解調處理器120的輸出引腳維持在「最新」邏輯狀態-其為恰好在斷電前的邏輯狀態，以使耦接至調製解調處理器120的外部單元最低程度地受正在斷電的調製解調處理器的影響。存儲器156存儲由調製解調處理器120內的各種處理單元使用的代碼及數據並在調製解調處理器斷電時被置於一低功率模式中。停用主時鐘，並使主振蕩器152在休眠期間也斷電。通過控制每一可驟降式電源域的電源連接件中的開關，斷開該電源域的電源。通常，執行互補的任務來斷電及加電。下文將進一步詳細闡述表1中的每一項任務。
調製解調處理器120包括可劃歸成三種不同類別的處理單元通用處理器、專用處理器及硬體塊。通用處理器(例如控制器132、調製解調處理器228及子系統處理器230)根據軟體代碼來運行並可配置成執行各種功能。專用處理器(例如數據機DSP 226)根據固件來運行並設計成執行特定功能(例如算術功能、斷電/加電任務，等等)。硬體塊(例如CDMA處理塊222)執行特定處理並可利用寄存器來維持狀態信息。調製解調處理器120內的處理單元可彼此相互依賴。例如，硬體塊可由專用處理器來控制，專用處理器又可由通用處理器來控制。在此種情況下，在加電後各處理單元得到恢復的時間次序很重要。
在休眠期間，也可將終端機100內的其他模擬及數字電路塊斷電。例如，在休眠期間通常將發射及接收路徑的射頻(RF)前端、功率放大器、振蕩器等斷電。此外，在接收消息時，發射路徑中的電路不需要加電。為簡明起見，下文只對與對調製解調處理器120斷電及加電相關的任務及事件進行闡述。
許多蜂窩式系統使用一尋呼信道來將消息傳輸至空閒的終端機。在一lxEV DV系統中，將尋呼信道(PCH)劃分成(80msec)尋呼信道時隙。在尋呼信道上為一以時隙模式運行的終端機指配特定的時隙。一時隙循環指標(SCI)確定終端機所指配到的時隙多頻繁地出現在尋呼信道上。SCI為1是指示所指配到的時隙每2.56秒出現一次。在終端機所指配到的時隙中將尋呼消息(如果有)發送至終端機。
不同的蜂窩式系統可使用不同的尋呼信道結構及格式。然而，通常對所有尋呼信道構建方案使用相同的總體概念。一終端機指配至尋呼信道時間線的僅一小部分且僅需在該時間的一小部分內活動來處理尋呼信道。為了省電，終端機可休眠且可將大部分模擬及數字電路斷電。
圖4顯示一用於處理lxEV DV系統中的尋呼信道的時間線。在圖4中，終端機100的一新的尋呼時隙循環起始於T0時刻。終端機100自T0時刻休眠直到其下一所指配的時隙為止。終端機100在其下一所指配的時隙前在T3時刻喚醒，並對必需的電路進行通電及預熱。終端機100從T4時刻開始接收並處理尋呼信道。終端機100在T5時刻結束對尋呼信道的處理，且此後若不再需要進行其他通信則重新進入休眠。終端機可在大部分所述時間中休眠。作為一實例，對於SCI＝1的lxEV系統而言，自T0至T3的休眠時間可為2503msec，自T3至T4的預熱時間可為17msec，而自T4至T5的活動(即聯機)時間可為40msec。在此種情況下，終端機100可在超過97％的所述時間中休眠。
圖4還顯示電源驟降在休眠時間線上的覆蓋。在T0時刻完成聯機處理後，終端機100在自T0時刻至T1時刻的斷電周期期間實施斷電任務。在預熱時間前，終端機100在自T2時刻至T3時刻的加電周期期間實施加電任務。
圖5A顯示一用於關斷調製解調處理器120內的可驟降式電源域的電源的斷電順序510的時間線。在已確定出終端機因不再需要進行其他通信而可進入休眠後，電源控制單元140在斷電周期期間實施表1中所列的任務。在Td1時刻，保存相關硬體寄存器。在Td2時刻，將存儲器156在休眠期間置於低功率模式中。在Td3時刻，凍結調製解調處理器120的輸出引腳的狀態。在Td4時刻，停用主時鐘。在Td5時刻，將電源自可驟降式電源域斷開。在Td6時刻，將主振蕩器152斷電。也可按不同於圖5A所示的時間順序來實施斷電任務。通常可在一短的時間周期(例如1msec)內實施這些任務。
圖5B顯示一用於接通調製解調處理器120內的可驟降式電源域的電源的加電順序520的時間線。電源控制單元140在所指配的尋呼時隙的預熱時間之前在加電周期期間實施表1中所列的任務。在TU1時刻，對主振蕩器152加電。在TU2時刻，向驟降的電源域供電。在TU3時刻，啟用可驟降式電源域的主時鐘。在TU4時刻，使存儲器156退出低功率模式。在TU5時刻，重新引導調製解調處理器120的軟體。在TU6時刻，重新下載固件映像。在TU7時刻，恢復相關的硬體寄存器。在TU8時刻，釋放調製解調處理器120的輸出引腳。可在一相對較短的時間周期(例如在一實例性設計中為10至25μsec)中實施加電任務。可按不同於圖5B所示的時間順序來實施加電任務。通常，在適當時刻實施圖5A及5B中的加電任務，所述適當時刻可視調製解調處理器120及系統的設計而定。
圖5A及5B顯示實例性斷電及加電順序。也可構建具有不同於圖5A及5B中所示任務的其他斷電及加電順序。也可將圖5A及5B視為為對可驟降式電源域斷電及加電而可實施的各個步驟的流程圖。
終端機100可監控採用不同技術(例如lx-EV DV、lx-EV DO、GSM等等)的多個無線通信系統。每一系統均與一指示該系統的可容許休眠時間及所需聯機時間的特定時間線相關聯。不同的系統通常具有不同的時間線。此外，這些系統通常彼此不同步。
圖6顯示三個不同系統-系統A、B及C(例如其可為一lx-EV DV系統、一lx-EVDO系統及一UMTS系統)-的實例性時間線。例如，終端機100可能已經與系統A建立了一呼叫並仍然監控來自系統B的尋呼信道。終端機100所監控的每一系統均具有一不同的休眠及聯機時間的時間線。調製解調處理器120的休眠時間為所有三個系統均在休眠期間的時間。由多個系統共享的電路塊只有當所有這些系統均在休眠時才可斷電。甚至當只有一個系統正在休眠時，也可將只有該一個系統使用的電路塊斷電。電源控制器250識別由終端機100所支持的所有系統均在休眠的共同休眠周期並決定是否繼續進行斷電順序。調製解調處理器120也可實施一局部休眠，在該局部休眠中，僅對正被接收的系統所需的可驟降式電源域加電而將所有其他可驟降式電源域斷電。
如上文所述，在休眠過後加電時適當地恢復軟體、固件及硬體。如下文所述，可通過實施一軟體重新引導來恢復軟體。可通過將一固件映像自外部非易失性存儲器158重新下載至內部RAM(例如RAM 232)來恢復固件。可通過檢索所保存的狀態並使軟體重新配置硬體寄存器來恢復硬體。如上文所述，如果各處理單元相互關聯，那麼用於恢復軟體、固件及硬體狀態的時間順序就很重要。
調製解調處理器120內的通用處理器根據存儲於易失性存儲器156中的代碼來運行。該代碼可(永久地)存儲於非易失性存儲器158中並可在為終端機100加電時裝入易失性存儲器156中。此後，調製解調處理器120內的通用處理器執行來自易失性存儲器156而不是非易失性存儲器158中的代碼。
一軟體啟動過程將該代碼自非易失性存儲器158裝入至易失性存儲器156中。可根據非易失性存儲器158的能力(其可為「可執行式」或「不可執行式」)來構建不同的軟體引導過程。可執行式非易失性存儲器(例如一NOR快閃記憶體)可像RAM那樣來存取，且可從此類非易失性存儲器中檢索代碼並可直接由調製解調處理器120內的通用處理器來執行該代碼。不可執行式非易失性存儲器(例如一NAND快閃記憶體)則以(例如512位元組)頁面形式每次一個頁面地提供代碼，因此通常自此類非易失性存儲器中檢索出代碼並將其存儲於另一存儲器(例如一SDRAM)中以供使用。
軟體引導(其也可稱作「冷」引導或「通電」引導)是在終端機100首次通電時實施並包括一組步驟。軟體重新引導(其也可稱作「熱」引導或「恢復」引導)是在休眠過後加電時實施並通常包括在進行軟體引導時所實施的步驟的一子集。在進行軟體引導及軟體重新引導時所要實施的特定步驟通常視系統配置、非易失性存儲器類型等等而定。
圖7圖解說明一以NAND快閃記憶體構建而成的非易失性存儲器158的軟體引導過程。該軟體引導過程分兩部分實施。在第一部分中，當終端機100首次加電時，將一引導代碼自非易失性存儲器158(NAND快閃記憶體)下載至內部存儲器134(例如一SRAM)。該引導代碼配置一存儲控制器、設置存儲器156、接通總線，等等。在第二部分中，一軟體下載工具將該代碼的其餘部分自非易失性存儲器158複製至易失性存儲器156(例如通過調製解調處理器120內的數據總線128)。然後，該代碼在存儲器156中設置一嵌入式文件系統(EFS)並配置調製解調處理器120。軟體引導過程的第一部分可相對較快(例如少於1msec)但第二部分的完成可能需要一長的時間周期(例如大約兩秒鐘)。
存儲器156為一易失性存儲器，其在斷電的情況下會丟失其數據。當可驟降式電源域在休眠期間斷電時，將易失性存儲器156置於低功率模式中。在此種低功率模式中，存儲器156周期性地對其存儲單元再充電(即刷新)以保持代碼及數據。電源控制單元140在斷電時間期間將存儲器156置於低功率模式中並在加電時間期間使存儲器156退出低功率模式。自刷新的SDRAM可從市場上買到並可用於存儲器156。
當再一次重新對可驟降式電源域加電時，實施一軟體重新引導過程來恢復調製解調處理器120的運行。對於軟體重新引導而言，只重複圖7中所描述的軟體引導過程的第一部分，而跳過第二部分的大部分。然後，使存儲器156退出低功率模式。然後，存儲器156中的代碼配置調製解調處理器120內的處理單元。因在休眠期間該代碼由存儲器156來保持，所以存儲器156的初始化、自非易失性存儲器158向存儲器156下載代碼及在第二部分中的EFS設置均可被跳過。這可大大縮短軟體重新引導所需的時間量。
也可將引導代碼存儲於調製解調處理器120內的一ROM中。在此種情況下，引導代碼可在加電時自ROM執行，而無需自外部非易失性存儲器158下載。
在將可驟降式電源域斷電之前，可能需要保存一些硬體狀態。這些硬體狀態可包括諸如數據機核心130、PLL 136等各種處理單元的配置信息。可在斷電之前將硬體狀態保存在電源控制單元140內的狀態寄存器242中、存儲器156中或外部存儲器156中。在休眠過後一加電時，會通過檢索先前得到保存的硬體狀態寄存器來恢復硬體狀態。由於軟體也會配置硬體，因此在軟體重新引導過程後硬體狀態也會得到恢復。
始終接通式電源域210a通過I/O接口與可驟降式電源域210a至210e耦接及進行通信。如上文所述，不同的電源域可耦接至具有不同電壓的不同電源總線。在此種情況下，對每一從一具有較低電源電壓的電源域去往一具有較高電源電壓的電源域的信號實施電平移位。
當可驟降式電源域斷電時，驟降的電源域的輸出接口不再由這些域驅動。視需要，將這些輸出接口箝位至邏輯低或邏輯高(例如電路地電位或電源電壓)，以使耦接至這些接口的電路不受影響。還需要將輸出箝位至驟降的電源域，以消除自I/O接口至這些電源域的洩漏路徑。
由始終接通式電源域中的電源控制單元140產生兩個控制信號(即freeze_io及power_down信號)並使用其控制(即箝位及凍結/釋放)可驟降式電源域與始終接通式電源域及焊墊之間的接口。這些控制信號允許以所期望的時間順序來實施箝位及凍結/釋放。例如，當加電時，可能需要首先解除對驟降的電源域的輸入信號的箝位且然後自驟降的電源域釋放輸出信號。
圖8A顯示一(較低電壓)可驟降式電源域210x與(較高電壓)始終接通式電源域210a之間的接口電路810。接口電路810對一來自電源域210x的輸出信號實施電平移位並箝位至地電位。在接口電路810內，對於輸出路徑而言，一NAND門812自電源域210x接收輸出信號且如果freeze_io信號為邏輯高則將所述輸出信號箝位至邏輯低，反之，則傳遞所述輸出信號。一電平移位器814將NAND門812的輸出自電源域210x的較低電源電壓變換至電源域210a的較高電源電壓。對於輸入路徑而言，一NAND門816自始終接通式電源域210a接收一輸入信號且如果power_down信號為邏輯高則將所述輸入信號強制至邏輯低，否則傳遞所述輸入信號。在從一低電壓域去往一高電壓域時需要進行電平移位，但在從高電壓域去往低電壓域時則不需要。也可使用適當的電路來將可驟降式電源域210x的輸出信號箝位至邏輯高。
在可驟降式電源域斷電的整個時間過程中，均使調製解調處理器120的輸出引腳維持在最新邏輯狀態(即恰好在斷電前的狀態)。終端機100的其他硬體單元可視這些輸出引腳而定。當調製解調處理器120斷電時，通過使輸出引腳維持在其最新的狀態下，會使其他硬體單元最低程度地受到影響。
每一輸出引腳均與用於驅動該引腳的焊墊電路相關聯。焊墊電路為該引腳接收一輸出信號、對該信號進行緩衝並通過所緩衝的信號來驅動該輸出引腳。下文將闡述一實例性輸出焊墊電路。
圖8B顯示一位於調製解調處理器120的(較低電壓)可驟降式電源域210x與一(較高電壓)焊墊220之間的輸出電路820。輸出電路820對來自電源域210x的輸出信號實施電平移位及鎖存。在輸出電路820內，一電平移位器824對來自電源域210x的輸出信號進行移動。然後一鎖存器826使用freeze_io信號來鎖存經平移的輸出信號並將所鎖存的輸出信號提供至焊墊220。當freeze_io信號為邏輯高時鎖存(即凍結)該輸出信號，反之則傳遞該輸出信號。焊墊220包括用於驅動調製解調處理器120的一相應輸出引腳的驅動電路。
可將從調製解調處理器120的焊墊去往可驟降式電源域的輸入信號通過圖8A中的NAND門816箝位至電路地電位或箝位至電源電壓。中斷控制器250監控來自焊墊的相關輸入信號是否存在需要再一次將可驟降式電源域斷電的狀態。這些狀態可包括(例如)來自終端機100內其他單元/組件的外部中斷信號。當探測到這樣一種狀態時，中斷控制器250會觸發電源控制器252來對驟降的電源域加電。
參見圖3，通過相應的焊墊提供外部電源總線214a及214b，且可通過串聯耦接的一個或多個靜電放電(ESD)二極體將這些焊墊連接在一起。這些ESD二極體用來防止在這兩條電源總線之間形成一大的電壓-其可能是因(例如)靜電放電而引起。ESD二極體在正常運行期間承受反偏壓。串聯耦接足夠數量的ESD二極體，其耦合方式使這些二極體在可驟降式電源域斷電時不承受正向偏壓。可將ESD二極體與P溝道FET 312並聯耦接，但為了簡明起見，在圖3中未予以顯示。
為了簡明起見，在上文說明中將所有可驟降式電源域描述為一同通電或斷電。通常，可單獨使每一可驟降式電源域通電或斷電。可在任一給定瞬間只使必要的可驟降式電源域通電。為在使可驟降式電源域通電及斷電時實現更大的靈活性，需要更為複雜的控制機構。
本文中所述的用於將處理單元劃分成始終接通式及可驟降式電源域的技術可用於各種類型的集成電路中，例如數據機IC(如上文所述)、通信IC、處理器IC等等。這些技術還可有利地用於各種應用中，例如無線通信(如上文所述)、無線計算等等。通常，可驟降式電源域可用於任何具有一其中所述電源域只需在一部分時間中通電的時間線的應用中。
可通過各種構件來構建本文所述的具有可驟降式電源域的集成電路及用於使可驟降式電源域通電及斷電的技術。具有可驟降式電源域的集成電路可為應用專用集成電路(ASIC)、DSP、可編程邏輯裝置(PLD)、現場可編程式門陣列(FPGA)、處理器、控制器、微控制器、微處理器等等。用於使可驟降式電源域通電及斷電的控制功能可構建於硬體或軟體中。對於硬體構建方案而言，通電/斷電控制功能可構建於集成電路內(例如調製解調處理器120中的電源控制單元140內)或構建於集成電路的外部。對於軟體構建方案而言，通電/斷電控制功能可由實施本文所述功能的模塊(例如程序、功能，等等)來構建。軟體代碼可存儲於一存儲單元(例如圖1中的存儲器134、156或158)中並可由一處理器(例如圖1中的控制器132或圖2中的電源控制器252)來執行。
提供對所揭示實施例的上述說明旨在使所屬領域的技術人員能夠製作或使用本發明。所屬領域的技術人員將易知這些實施例的各種修改形式，且本文中所界定的一般性原理也可適用於其他實施例，此並不背離本發明的精神或範圍。因此，本發明並非旨在僅限於本文中所示的實施例，而是要賦予其與本文所揭示的原理及新穎特徵相一致的最寬廣的範圍。
權利要求
1.一種用於一無線通信裝置的集成電路，其包括一始終接通式電源域，其包括耦接至一第一電源並在所述無線裝置通電時一直通電的電路塊；及至少一個可驟降式電源域，每一可驟降式電源域均包括通過一各自的電源連接件耦接至一第二電源並通過所述電源連接件來通電或斷電的電路塊。
2.如權利要求1所述的集成電路，其中位於所述至少一個可驟降式電源域中的所述電路塊可運行以對無線通信實施調製與解調。
3.如權利要求1所述的集成電路，其中所述始終接通式電源域可運行以對所述至少一個無線通信系統中的每一個維持一時間線，每一系統的所述時間線指示所述無線裝置相對於所述系統的休眠時間及聯機時間，所述休眠時間對應於所述無線裝置不接收來自所述系統消息的那段時間，且所述聯機時間對應於所述無線裝置對所述系統的一信號進行處理的那段時間。
4.如權利要求3所述的集成電路，其中所述至少一個可驟降式電源域在所述無線裝置不接收來自所述至少一個無線通信系統中的任一個消息時的所述睡眠時間期間內斷電。
5.如權利要求1所述的集成電路，其中每一可驟降式電源域的所述電源連接件均包括至少一個開關，所述至少一個開關可運行以在所述電源域中的所述電路塊被啟用時為其供電，並在所述電路塊被禁用時斷開供電。
6.如權利要求5所述的集成電路，其中每一電源連接件的所述至少一個開關均包括一頭部開關或一腳部開關。
7.如權利要求1所述的集成電路，其中所述第一及第二電源為一個共用電源。
8.如權利要求1所述的集成電路，其中所述第一及第二電源為具有不同電壓的不同電源。
9.如權利要求1所述的集成電路，其中所述始終接通式電源域包括一電源控制器，所述電源控制器可運行以提供至少一個控制信號對所述至少一個可驟降式電源域中的每一個通電或斷電。
10.如權利要求1所述的集成電路，其中所述始終接通式電源域包括一中斷控制器，所述中斷控制器可運行以監控所述集成電路的輸入信號，且如果所述輸入信號有要求，則提供一對所述至少一個可驟降式電源域通電的指示。
11.如權利要求3所述的集成電路，其中所述始終接通式電源域包括一休眠控制器，所述休眠控制器可運行以維持對所述至少一個無線通信系統中的每一個所述時間線。
12.如權利要求1所述的集成電路，其中所述始終接通式電源域包括一時鐘控制器，所述時鐘控制器可運行地啟用及禁用所述至少一個可驟降式電源域的時鐘。
13.如權利要求1所述的集成電路，其進一步包括用於所述集成電路的至少一個輸出引腳的至少一個輸出電路，每一輸出引腳對應於一個輸出電路，每一輸出電路均自所述至少一個可驟降式電源域中的一個接收一輸出信號並使用所述輸出信號來驅動相關聯的輸出引腳。
14.如權利要求13所述的集成電路，其中每一輸出電路均包括一鎖存器，所述鎖存器可運行以在所述相關聯的可驟降式電源域斷電時維持用於所述相關聯的輸出引腳的所述輸出信號的邏輯狀態。
15.如權利要求1所述的集成電路，其進一步包括至少一個接口電路，其用於所述始終接通式電源域與所述至少一個可驟降式電源域之間的至少一個連接；用於兩個電源域之間的每一連接的一個接口電路；每一接口電路均包括一箝位電路，其可運行地將一各自的接口信號箝位至邏輯低或邏輯高。
16.如權利要求15所述的集成電路，其中每一接口電路均進一步包括一電平移位器，所述電平移位器可運行以在所述兩個電源域的兩個不同電壓之間變換所述各自的接口信號。
17.如權利要求1所述的集成電路，其中每一可驟降式電源域的所述電源連接件均包括一足夠數量的靜電放電(ESD)二極體，以防止在所述可驟降式電源域斷電時所述第二電源短路。
18.如權利要求1所述的集成電路，其進一步包括一內部存儲器，其可運行以接收用於配置所述集成電路的一存儲系統的引導代碼。
19.如權利要求18所述的集成電路，其中所述引導代碼自一外部非易失性存儲器下載至所述內部存儲器中，並在所述至少一個可驟降式電源域通電時執行之。
20.如權利要求18所述的集成電路，其中所述引導代碼在被執行時配置所述存儲系統的一存儲控制器中，並設置一外部易失性存儲器。
21.如權利要求1所述的集成電路，其中所述無線裝置可運行以與一碼分多址(CDMA)系統進行通信。
22.如權利要求1所述的集成電路，其中所述無線裝置可運行以與一全球移動通信(GSM)系統進行通信。
23.一種無線通信裝置，其包括一可運行以對無線通信實施調製與解調的調製解調處理器，所述調製解調處理器包括一始終接通式電源域，其包括耦接至一第一電源並在所述無線裝置通電時一直通電的電路塊；及至少一個可驟降式電源域，每一可驟降式電源域均包括通過一電源連接件耦接至一第二電源並通過所述電源連接件來通電或斷電的電路塊。
24.如權利要求23所述的無線裝置，其中所述始終接通式電源域可運行以對至少一個無線通信系統中的每一個維持一時間線，每一系統的所述時間線均指示所述無線裝置相對於所述系統的休眠時間及聯機時間，所述休眠時間對應於所述無線裝置不自所述系統接收消息的時間，且所述聯機時間對應於所述無線裝置對所述系統的一信號進行處理的時間，且其中所述至少一個可驟降式電源域在所述至少一個系統的所述休眠時間期間斷電。
25.如權利要求23所述的無線裝置，其進一步包括一主振蕩器，其可運行以在所述至少一個可驟降式電源域通電時提供一由所述調製解調處理器中的電路塊使用的主時鐘；及一休眠振蕩器，其可運行以在所述至少一個可驟降式電源域斷電時提供一由所述始終接通式電源域中的所述電路塊使用的休眠時鐘，其中所述休眠時鐘具有一低於所述主時鐘的頻率。
26.如權利要求23所述的無線裝置，其進一步包括一易失性存儲器，其可運行以存儲所述無線裝置的程序代碼，其中所述易失性存儲器在不被任何可驟降式電源域存取時被置於一自刷新模式中。
27.一種使一無線通信裝置省電的方法，所述方法包括當所述無線裝置通電時使一始終接通式電源域中的電路塊一直通電；及通過至少一個可驟降式電源域中每一個的一電源連接件來對所述可驟降式電源域中的電路塊通電或斷電。
28.如權利要求27所述的方法，其進一步包括接收一進入休眠的指示，且其中在超過一特定持續時間的休眠期間將所述至少一個可驟降式電源域中的所述電路塊斷電。
29.如權利要求27所述的方法，其進一步包括在將所述至少一個可驟降式電源域斷電前，鎖存輸出引腳的邏輯狀態；及在對所述至少一個可驟降式電源域通電後，釋放所述輸出引腳。
30.如權利要求27所述的方法，其進一步包括在將所述至少一個可驟降式電源域斷電前，保存硬體狀態；及在對所述至少一個可驟降式電源域通電後，恢復所述硬體狀態。
31.如權利要求27所述的方法，其進一步包括在將所述至少一個可驟降式電源域斷電前，將一易失性存儲器置於一自刷新模式下；及在對所述至少一個可驟降式電源域通電後，使所述易失性存儲器退出所述自刷新模式。
32.如權利要求27所述的方法，其進一步包括在將所述至少一個可驟降式電源域斷電前，停用所述至少一個可驟降式電源域的時鐘；及在使所述至少一個可驟降式電源域通電後，啟用所述時鐘。
33.如權利要求27所述的方法，其進一步包括在將所述至少一個可驟降式電源域斷電前，將一用於為所述至少一個可驟降式電源域產生所述時鐘的振蕩器斷電；及在對所述至少一個可驟降式電源域通電後，對所述振蕩器通電。
34.一種用於無線通信的設備，其包括用於在所述無線裝置通電時使一始終接通式電源域中的電路塊一直通電的構件；及用於通過至少一個可驟降式電源域中每一個的一電源連接件來對所述可驟降式電源域中的電路塊通電或斷電的構件。
35.如權利要求34所述的設備，其進一步包括用於接收一進入休眠的指示的構件，且其中所述至少一個可驟降式電源域中的所述電路塊在休眠期間斷電。
36.如權利要求34所述的設備，其進一步包括用於在使所述至少一個可驟降式電源域斷電前鎖存輸出引腳的邏輯狀態的構件；及用於在對所述至少一個可驟降式電源域通電後釋放所述輸出引腳的構件。
全文摘要
本發明揭示一種用於一調製解調處理器的集成電路，其包括若干被劃分成「始終接通式」電源域及「可驟降式」電源域的處理單元。一始終接通式電源域一直通電。一可驟降式電源域則可在不需要使用所述電源域中的處理單元時斷電。一始終接通式電源域內的一電源控制單元使所述可驟降式電源域在進入休眠後斷電並在這些域自休眠中喚醒後對其加電。用於將所述可驟降式電源域斷電的任務可包括(1)保存這些電源域的相關硬體寄存器，(2)凍結所述IC的輸出引腳以最低程度地幹擾外部單元，(3)對所述驟降的電源域的輸入引腳進行箝位，(4)將一主振蕩器斷電並停用振蕩器時鐘等等。對所述驟降的電源域加電時執行互補的任務。
文檔編號H04W52/02GK1871869SQ200480030677
公開日2006年11月29日 申請日期2004年9月1日 優先權日2003年9月19日
發明者康殷葉, 卡蒂科揚·埃蒂拉揚 申請人:高通股份有限公司