一種用於d類音頻功率放大器輸出級的死區時間產生電路的製作方法
2023-05-23 10:39:31 1
一種用於d類音頻功率放大器輸出級的死區時間產生電路的製作方法
【專利摘要】本發明公開了一種用於D類音頻功率放大器輸出級的死區時間產生電路，該用於D類音頻功率放大器輸出級的死區時間產生電路包括前端處理電路和互鎖結構電路，所述前端處理電路的反向器INV3的輸出端ZN連接到互鎖結構電路的NMOS電晶體M3的柵極；前端處理電路的反向器INV6的輸出端ZN連接到互鎖結構電路的PMOS電晶體M4的柵極。通過上述方式，本發明採用互鎖結構的電路產生死區時間，結構簡單；設置死區瞬態時間功率管驅動信號電壓在閾值電壓左右，能夠減小THD、降低功耗提高效率。
【專利說明】—種用於D類音頻功率放大器輸出級的死區時間產生電路
【技術領域】
[0001]本發明涉及模擬集成電路設計領域，特別是涉及一種用於D類音頻功率放大器輸出級的死區時間產生電路。
【背景技術】
[0002]在音頻功率放大器的設計中，THD (總諧波失真)直接決定了放大器輸出音質的好壞，是極其重要的一個參數。而D類音頻功放輸出級電路採用的是開關模式，功率管的開啟時間和關斷時間產生THD。另外，為了防止輸出級PMOS管和NMOS管同時導通而設置的死區時間也會導致THD。當上下兩個功率電晶體同時導通時，電源與地之間將會形成由MOS管組成的低電阻通路，在輸出級產生很大的電流。這樣不僅會降低放大器的工作效率，同時造成了功率器件的損壞。為了避免這些現象的產生，通常會設置死區時間。死區時間是指在輸出級功率管上進行電平轉換時，首先將上下兩個輸出級功率管同時關斷，再通過電路控制將其中一個功率管先打開，這樣就會避免同時導通的現象，這裡同時關斷的時間就是死區時間。一般情況下，幾十納秒的死區時間造成的THD就會大於1%，並且隨著死區時間的增加THD會迅速增大。因此，為了改善THD，不能將死區時間設置的太大，但如果死區時間太小會在功率級PMOS管和NMOS管切換時產生的電流脈衝迅速增大，從而增大功耗降低效率，更有甚者會導致晶片被燒毀。
【發明內容】
[0003]本發明主要解決的技術問題是提供一種用於D類音頻功率放大器輸出級的死區時間產生電路，採用互鎖結構的電路產生死區時間，結構簡單；設置死區瞬態時間功率管驅動信號電壓在閾值電壓左右，能夠減小THD、降低功耗提高效率。
[0004]為解決上述技術問題，本發明採用的一個技術方案是:提供一種用於D類音頻功率放大器輸出級的死區時間產生電路，該用於D類音頻功率放大器輸出級的死區時間產生電路包括前端處理電路和互鎖結構電路，所述前端處理電路的反向器INV3的輸出端ZN連接到互鎖結構電路的NMOS電晶體M3的柵極；前端處理電路的反向器INV6的輸出端ZN連接到互鎖結構電路的PMOS電晶體M4的柵極；
優選的是，所述前端處理電路還包括反向器INV1、與非門NAND1、與非門NAND2、反向器INV2、反向器INV4、反向器INV5、電容CO和電容Cl，所述反向器INVl的輸入端A連接到PWM輸入點和與非門NAND2的輸入端B，反向器INVl的輸出端ZN連接到與非門NANDl的輸入端A，與非門NANDl的輸入端B和與非門NAND2的輸入端A均連接到輸入點CTL，與非門NANDl的輸出端YN連接到反向器INV2的輸入點A，反向器INV2的輸出入點ZN連接到電容CO的下極板和反向器INV3的輸入點A，電容CO的上極板連接到vdd，反向器INV3的輸出入點ZN連接到電容Cl的上極板，電容Cl的下極板連接到gnd ;所述與非門NAND2的輸出點YN連接到反向器INV4的輸入點A，反向器INV4的輸出入點ZN連接到反向器INV5的輸入點A，反向器INV5的輸出入點ZN連接到反向器INV6的輸入點A ； 優選的是，所述互鎖結構電路還包括反向器INV7、反向器INV8、PM0S電晶體MUPMOS開關電晶體M2、NMOS開關電晶體M5、NM0S電晶體M6、PM0S電晶體M7和NMOS電晶體M8，所述PMOS電晶體Ml的源極連接到vdd，PM0S電晶體Ml的漏極連接到PMOS開關電晶體M2的源極，PMOS開關電晶體M2的漏極連接到NMOS電晶體M3的漏極，NMOS電晶體M3的源極連接到gnd，PMOS電晶體Ml的柵極連接到NMOS電晶體M3的柵極，PMOS開關電晶體M2的柵極和漏極分別連接到反向器INV8輸出端ZN和反向器INV7的輸入端A，PMOS開關電晶體M2的漏極作為PWMl還連接到PMOS電晶體M7的柵極，PMOS電晶體M7的源極和漏極分別連接到vdd和OUT輸出點；所述PMOS電晶體M4的源極連接到vdd，PMOS電晶體M4的漏極連接到NMOS開關電晶體M5的漏極，NMOS開關電晶體M5的源極連接到NMOS電晶體M6的漏極，NMOS電晶體M6的柵極和源極分別連接到PMOS電晶體M4的柵極和gnd，NMOS開關電晶體M5的柵極和漏極分別連接到反向器INV7輸出端ZN和反向器INV8的輸入端A，NMOS開關電晶體M5的漏極作為PWM2還連接到NMOS電晶體M8的柵極，NMOS電晶體M8的的源極和漏極分別連接到gnd和OUT輸出點。
[0005]本發明的有益效果是:本發明一種用於D類音頻功率放大器輸出級的死區時間產生電路，採用互鎖結構的電路產生死區時間，結構簡單；設置死區瞬態時間功率管驅動信號電壓在閾值電壓左右，能夠減小THD、降低功耗提高效率。
【專利附圖】
【附圖說明】
[0006]圖1是本發明一種用於D類音頻功率放大器輸出級的死區時間產生電路的結構示意圖；
圖2是本發明一種用於D類音頻功率放大器輸出級的死區時間產生電路的輸出端PWMU PWM2瞬態響應波形圖。
【具體實施方式】
[0007]下面結合附圖對本發明較佳實施例進行詳細闡述，以使發明的優點和特徵能更易於被本領域技術人員理解，從而對本發明的保護範圍做出更為清楚明確的界定。
[0008]請參閱圖1和圖2，本發明實施例包括:
一種用於D類音頻功率放大器輸出級的死區時間產生電路，該用於D類音頻功率放大器輸出級的死區時間產生電路包括前端處理電路I和互鎖結構電路2，所述前端處理電路I的反向器INV3 14的輸出端ZN連接到互鎖結構電路2的NMOS電晶體M3 24的柵極；前端處理電路I的反向器INV6 17的輸出端ZN連接到互鎖結構電路2的PMOS電晶體M4 25的柵極；
所述前端處理電路I還包括反向器INVl 10、與非門NANDl 11、與非門NAND2 12、反向器INV2 13、反向器INV4 15、反向器INV5 16、電容CO 18和電容Cl 19，所述反向器INVl10的輸入端A連接到PWM輸入點和與非門NAND2 12的輸入端B，反向器INVl 10的輸出端ZN連接到與非門NANDl 11的輸入端A，與非門NANDl 11的輸入端B和與非門NAND2 12的輸入端A均連接到輸入點CTL，與非門NANDl 11的輸出端YN連接到反向器INV2 13的輸入點A，反向器INV2 13的輸出入點ZN連接到電容CO 18的下極板和反向器INV3 14的輸入點A，電容CO 18的上極板連接到vdd，反向器INV3 14的輸出入點ZN連接到電容Cl 19的上極板，電容Cl 19的下極板連接到gnd ;所述與非門NAND2 12的輸出點YN連接到反向器INV4 15的輸入點A，反向器INV4 15的輸出入點ZN連接到反向器INV5 16的輸入點A，反向器INV5 16的輸出入點ZN連接到反向器INV6 17的輸入點A ;
所述互鎖結構電路2還包括反向器INV7 20、反向器INV8 21、PMOS電晶體Ml 22,PMOS開關電晶體M2 23、NMOS開關電晶體M5 26、NMOS電晶體M6 27、PMOS電晶體M7 28和NMOS電晶體M8 29，所述PMOS電晶體Ml 22的源極連接到vdd，PMOS電晶體Ml 22的漏極連接到PMOS開關電晶體M2 23的源極，PMOS開關電晶體M2 23的漏極連接到NMOS電晶體M3 24的漏極，NMOS電晶體M3 24的源極連接到gnd，PM0S電晶體Ml 22的柵極連接到NMOS電晶體M3 24的柵極，PMOS開關電晶體M2 23的柵極和漏極分別連接到反向器INV8 21輸出端ZN和反向器INV7 20的輸入端A，PMOS開關電晶體M2 23的漏極作為PWMl還連接到PMOS電晶體M7 28的柵極，PMOS電晶體M7 28的源極和漏極分別連接到vdd和OUT輸出點；所述PMOS電晶體M4 25的源極連接到vdd，PMOS電晶體M4 25的漏極連接到NMOS開關電晶體M5 26的漏極，NMOS開關電晶體M5 26的源極連接到NMOS電晶體M6 27的漏極，NMOS電晶體M6 27的柵極和源極分別連接到PMOS電晶體M4 25的柵極和gnd，NMOS開關電晶體M5 26的柵極和漏極分別連接到反向器INV7 20輸出端ZN和反向器INV8 21的輸入端A，NMOS開關電晶體M5 26的漏極作為PWM2還連接到NMOS電晶體M8 29的柵極，NMOS電晶體M8 29的的源極和漏極分別連接到gnd和OUT輸出點。
[0009]本發明工作時，在D類音頻功率放大器中由誤差放大器與三角波發生器通過比較器產生的PWM (脈寬調製)信號，此PWM輸入信號與反相器INVl輸入端相連，並且與與非門NAND2輸入端B相連。反相器INVl輸出端ZN與與非門NANDl輸入端A相連。與非門NANDl輸入端B、與非門NAND2輸入端A與控制端CTL相連，CTL作為來自使能控制模塊的輸出信號，低電平有效，當D類音頻功率放大器出現過流、過溫等情況時，CTL起作用，輸出低電平，從而關斷功率開關電路。與非門NANDl輸出端YN、與非門NAND2輸出端YN分別與反相器INV2.1NV4的輸入端A相連，反相器INV2、INV4的輸出端ZN分別與反相器INV3、INV5的輸入端A相連並且INV2的輸出端ZN與電容CO的下極板相連，反相器INV3、INV5的輸出端ZN分別與電容Cl上極板、INV6的輸入端A相連。電容CO、Cl與反相器INV2、INV3的內部電晶體導通電阻構成RC延時電路，此短的RC延時使INV3輸出端ZN比INV6的輸出端ZN的翻轉時間滯後。因此，在高電平向低電平轉換時，由PMOS電晶體M4、NM0S電晶體M6組成反相器其電晶體M4比由PMOS電晶體Ml、NMOS電晶體M3組成反相器其電晶體Ml提前導通，此時，電晶體M4的漏極輸出端PWM2與反相器INV8的輸入端A相連，電晶體M4提前導通，其漏極輸出端PWM2為高電平，經反相器INV8反相後其輸出端為低電平，反相器INV8輸出端ZN與PMOS開關電晶體M2柵極相連，該反相器INV8輸出低電平使開關管M2導通，由Ml、M3組成的反相器開始工作，M2漏極輸出端PWMl為高電平，PWMl滯後PWM2。在低電平向高電平轉換時，組成反相器的電晶體M6比電晶體M3提前導通，但是，NMOS開關電晶體M5沒有打開，輸出端PWM2維持原態，等待滯後的高電平使電晶體M3導通。此時，電晶體M3的漏極輸出端PWMl與反相器INV7的輸入端A相連，電晶體M3滯後導通，其漏極輸出端PWMl為低電平，經反相器INV7反相後其輸出端為高電平，反相器INV7輸出端ZN與NMOS開關電晶體M5柵極相連，該反相器INV7輸出高電平使開關管M5導通，由M4、M6組成的反相器開始工作，M5漏極輸出端PWM2為高電平，PWMl超前PWM2 ； 如圖2示意:死區時間產生電路輸出端PWM1、PWM2瞬態響應波形；PWM1連接功率PMOS電晶體M7的柵極以驅動功率PMOS電晶體，PWM2連接功率NMOS電晶體M8柵極以驅動功率NMOS電晶體。為減小THD，死區時間需儘量的短。PWM1、PWM2為低電平時，電晶體M7導通、電晶體M8關閉，輸出OUT為高電平。在低電平向高電平轉換時，PWMl超前PWM2，PWMl驅動PMOS電晶體M7，合理設置死區時間直到Tl時間，M7到達PMOS電晶體的閾值電壓，電晶體開始關閉，此時，PWM2驅動NMOS電晶體M8也剛好到達NMOS電晶體的閾值電壓，電晶體開始導通，此時，上升沿死區時間最短。PWM1、PWM2為高電平時，電晶體M7關閉、電晶體M8導通，輸出OUT為低電平。在高電平向低電平轉換時，PWMl滯後P麗2，PWM2驅動NMOS電晶體M8，合理設置死區時間直到T2時間，M8到達NMOS電晶體的閾值電壓，電晶體開始關閉，此時，PWMl驅動PMOS電晶體M7也剛好到達PMOS電晶體的閾值電壓，電晶體開始導通，此時，下降沿死區時間最短。
[0010]本發明一種用於D類音頻功率放大器輸出級的死區時間產生電路，採用互鎖結構的電路產生死區時間，結構簡單；設置死區瞬態時間功率管驅動信號電壓在閾值電壓左右，能夠減小THD、降低功耗提高效率。
[0011]以上所述僅為本發明的實施例，並非因此限制本發明的專利範圍，凡是利用本發明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的【技術領域】，均同理包括在本發明的專利保護範圍內。
【權利要求】
1.一種用於D類音頻功率放大器輸出級的死區時間產生電路，其特徵在於:該用於D類音頻功率放大器輸出級的死區時間產生電路包括前端處理電路和互鎖結構電路，所述前端處理電路的反向器INV3的輸出端ZN連接到互鎖結構電路的NMOS電晶體M3的柵極；前端處理電路的反向器INV6的輸出端ZN連接到互鎖結構電路的PMOS電晶體M4的柵極。
2.根據權利要求1所述的一種用於D類音頻功率放大器輸出級的死區時間產生電路，其特徵在於:所述前端處理電路還包括反向器INVl、與非門NANDl、與非門NAND2、反向器INV2、反向器INV4、反向器INV5、電容CO和電容Cl，所述反向器INVl的輸入端A連接到PWM輸入點和與非門NAND2的輸入端B，反向器INVl的輸出端ZN連接到與非門NANDl的輸入端A，與非門NANDl的輸入端B和與非門NAND2的輸入端A均連接到輸入點CTL，與非門NANDl的輸出端YN連接到反向器INV2的輸入點A，反向器INV2的輸出入點ZN連接到電容CO的下極板和反向器INV3的輸入點A，電容CO的上極板連接到vdd，反向器INV3的輸出入點ZN連接到電容Cl的上極板，電容Cl的下極板連接到gnd ;所述與非門NAND2的輸出點YN連接到反向器INV4的輸入點A，反向器INV4的輸出入點ZN連接到反向器INV5的輸入點A，反向器INV5的輸出入點ZN連接到反向器INV6的輸入點A。
3.根據權利要求1所述的一種用於D類音頻功率放大器輸出級的死區時間產生電路，其特徵在於:所述互鎖結構電路還包括反向器INV7、反向器INV8、PMOS電晶體Ml、PMOS開關電晶體M2、NMOS開關電晶體M5、NM0S電晶體M6、PM0S電晶體M7和NMOS電晶體M8，所述PMOS電晶體Ml的源極連接到vdd，PM0S電晶體Ml的漏極連接到PMOS開關電晶體M2的源極，PMOS開關電晶體M2的漏極連接到NMOS電晶體M3的漏極，NMOS電晶體M3的源極連接到gnd，PMOS電晶體Ml的柵極連接到NMOS電晶體M3的柵極，PMOS開關電晶體M2的柵極和漏極分別連接到反向器INV8輸出端ZN和反向器INV7的輸入端A，PMOS開關電晶體M2的漏極作為PWMl還連接到PMOS電晶體M7的柵極，PMOS電晶體M7的源極和漏極分別連接到vdd和OUT輸出點；所述PMOS電晶體M4的源極連接到vdd，PMOS電晶體M4的漏極連接到NMOS開關電晶體M5的漏極，NMOS開關電晶體M5的源極連接到NMOS電晶體M6的漏極，NMOS電晶體M6的柵極和源極分別連接到PMOS電晶體M4的柵極和gnd，NMOS開關電晶體M5的柵極和漏極分別連接到反向器INV7輸出端ZN和反向器INV8的輸入端A，NMOS開關電晶體M5的漏極作為PWM2還連接到NMOS電晶體M8的柵極，NMOS電晶體M8的的源極和漏極分別連接到gnd和OUT輸出點。
【文檔編號】H03F3/217GK103731138SQ201310750004
【公開日】2014年4月16日 申請日期:2013年12月31日 優先權日:2013年12月31日
【發明者】李亮 申請人:蘇州市職業大學