感應等離子體摻雜的製作方法

2023-05-15 19:45:56

專利名稱：感應等離子體摻雜的製作方法
技術領域：
本發明涉及半導體襯底表面摻雜的系統和方法。更具體地，涉及採用感應等離子
體對半導體襯底的表面摻雜的系統和方法。
背景技術：
高密度感應等離子體傳統地被用在對半導體襯底的高劑量氮(N)摻雜。雖然傳統 的感應等離子體能獲得高N劑量，但是離子轟擊半導體晶片表面並且可能透射穿過薄氧化 層而進入到Si-柵電介質界面。離子的透射到Si-柵電介質界面劣化了電子和空穴的遷移 率，降低了電晶體和其它組件的性能。隨著集成電路變得越來越小，這也變得尤其正確。
因此，期望有改善了的摻雜系統和方法。

發明內容
在一些實施例中，一種在感應等離子體腔體內對半導體晶片摻雜的方法包括在 感應等離子體腔體內產生具有相對於地電位的第一電壓的等離子體，以及在感應等離子體 腔體內對電極施加具有相對於地電位的正向電壓電位的射頻(RF)電壓。該半導體晶片放 置在電極上。 在一些實施例中，一種在感應等離子體腔體內對半導體晶片摻雜的方法，包括產 生具有相對於地電位的第一電壓的等離子體，將在感應等離子體腔體內的基座相對於地電 位偏置為第二電壓，並且調節第二電壓電位以控制被放置在感應等離子體腔體內的基座上 的半導體晶片上表面中的摻雜深度。該第二電壓為射頻(RF)電壓並且是基於等離子體的 第一電壓來調節的。
附圖簡介

圖1示出了傳統的感應等離子體腔體。 圖2示出了在感應等離子體摻雜工藝中傳統的等離子體腔體的電平。
圖3示出了根據本發明的感應等離子體腔體。 圖4示出了根據本發明的在感應等離子體摻雜工藝中，圖3中所示的等離子體腔
體的等離子體、基座電極和外殼的電平的一個例子。 圖5是鰭式場效應電晶體(FINFET)的等角投影視圖。 圖6A是圖5所示的FINFET的源極和漏極之間的溝道的截面圖。 圖6B是圖6A所示的氧化矽層界面的詳細視圖。 圖7A示出了採用傳統方法摻雜的FINFET的溝道的截面圖。 圖7B是電壓-時間圖，其說明了在圖7A所示的FINFET的溝道的摻雜過程中感應 等離子體腔體的參數。 圖8A示出了根據本發明的摻雜的FINFET的溝道的截面圖。 圖8B是電壓-時間圖，其說明了在圖8A所示的FINFET的溝道的摻雜過程中感應
3等離子體腔體的參數。 圖9A示出了根據傳統摻雜方法的高k值材料的摻雜區的截面圖。 圖9B是電壓-時間圖，其說明了在圖9A所示的高k值材料的摻雜過程中感應等
離子體腔體的參數。 圖10A示出了根據本發明的高k值材料的摻雜區的截面圖。 圖10B是電壓-時間圖，其說明了在圖10A所示的高k值材料的摻雜過程中感應 等離子體腔體的參數。 圖11是根據圖3所述的感應等離子體系統中的控制器的結構的一個例子。
圖12是根據本發明的摻雜半導體襯底的方法的流程圖。
具體實施例方式
圖1示出了感應等離子體腔體100的一個例子。如圖1所示，等離子體106被設 置在兩個電極102，104之間。半導體晶片(未示出)被放置在電極104上以接受摻雜。隨 著從產生等離子體106的輸入氣體中釋放電子，等離子體106帶正電。等離子體106的正 電荷導致電極104產生了負偏置電壓。由於它的正電荷，等離子體106排斥帶正電荷的離 子，並且使得該些離子加速朝向帶負電荷的電極104。 圖2示出了傳統的感應等離子體腔體的等離子體電位202、電極電位204a，204b、 以及外殼電位206的電壓-時間圖。所示的電極電位204a是傳統的具有大約13. 5MHz的 頻率的時變負電壓以防止電荷在電極上積累。電極電位204b大約是電極的穩態電壓，並且 在傳統的設置中其為大約_55V。外殼電位206是等離子體電位202和電極電位204b之差。 離子轟擊在晶片上的能量是由外殼電位206的量決定的。 參考圖12，現在描述了改進的半導體襯底摻雜的方法。在塊1202，等離子體形成 在感應等離子體腔體中，諸如圖3中所示的感應等離子體腔體300。如圖3所示，該感應等 離子體腔體300包括第一電極302和基座電極304，它們都連接到控制器1100。半導體晶 片(未示出)可以被放置在基座電極304上。等離子體306可以形成在第一電極302和基 座電極304之間。 控制器1100可以是計算機、微控制器或其它設置為監視離子體306的電壓電位並 控制基座電壓304的電壓的任何裝置。控制器1100可以設為保持基座電極304在相對於 地電位的正電壓。圖4是說明感應等離子體腔體300的等離子體電位402，基座電極電壓 404a，404b，以及外殼電位406的電壓-時間圖。發明人已經發現通過調節基座電極304的 RF偏置電壓可以控制外殼電位406，其能使半導體晶片上的離子轟擊的深度也得到控制。
圖11示出了控制器1100的一個實施例。如圖11所示，控制器1100可以包括 一個或多個處理器1102，其被連接到有線或無線通信結構1106(例如，通信總線、交互條 (cross-over bar)、區域網(LAN)、廣域網(WAN))。處理器1102可以是任何的中央處理單 元、微處理器、微控制器、計算裝置，或者類似的可以被編程來形成特殊目的的處理器來用 於執行這裡所述的控制功能的裝置。 主存儲器1104可以是局部或工作存儲器，諸如隨機存取存儲器(RAM)。次級存儲 器1108是比主存儲器1104更持久的存儲器。次級存儲器1108包括但不限於，硬碟驅動器 1110和/或為軟盤驅動器、磁帶驅動器、光碟驅動器等形式的移動存儲驅動器1112。移動
4存儲驅動器1112可以對可移動的存儲單元1116讀取或寫入。可移動的存儲單元1116可 以是軟盤、磁帶、CD-ROM、DVD-ROM、光碟、ZIPTM驅動器、藍光碟等等，其可以通過移動存儲驅 動器1112來讀取或寫入。 在一些實施例中，次級存儲器1108可以包括用於允許電腦程式或其它指令裝 載到控制器1100的其它類似的器件，例如可移動的存儲單元1118以及相應的可移動的存 儲接口 1114。可移動的存儲單元1118以及相應的接口 1114的一個例子分別包括但不限 於，USB快閃記憶體驅動器和相應的USB埠 。其它的允許軟體和數據被從可移動的存儲單元1118 傳輸到控制器1100的可移動的存儲單元1118以及相應的接口 1114也可以使用。
控制器1100也可包括通信接口 1120。通信接口 1120允許軟體和數據在控制器 1100和外部裝置之間傳輸，這些外部裝置例如是，電壓表、電流表、電壓源或者是其它可以 被用來控制基座電極304的電壓和控制感應等離子體腔體300的氣流以及施加到氣體上的 電壓的傳感和控制裝置。通信接口 1120的例子包括數據機、網絡接口 (例如乙太網或 無線網卡)、通信埠、個人計算機存儲卡國際協會(PCMCIA)槽和卡，等等。軟體和數據通 過通信接口 1120以信號的形式傳輸，其可以是電子、電磁、光或其它可以被通信接口 1120 接受的信號形式。這些信號是通過通信路徑或信道(channel)提供給通信接口 1120。輸送 信號的這些路徑或信道可以採用電線或電纜、光纖、電話線、蜂窩連結(cellular link)、射 頻(RF)連結等等來實施。 在塊1204中，RF電壓被施加到基座電極304上。如上述，控制器1100可以被設 置以控制基座電極304的電壓電位。 在塊1206，確定了等離子體的電壓402。等離子體電壓402可以由控制器1100來 確定，其中，如上述可以將其連接到電壓表或是可以提供給控制器識別感應等離子體腔體 300中等離子體306的電壓的信號的其它裝置。 在塊1208，基座電極304的電壓在變化。基座電極304的電壓以及外殼電壓406 基於等離子體電壓306變化，從而在被放置在基座電極304上的半導體晶片中獲得期望的 摻雜深度。在一些實施例中，該基座電極304被偏置為在-100伏特到IOO伏特的電壓之間。 本領域技術人員會理解，該基座電極304可以偏置為相對於地電位的其它電壓從而控制半 導體晶片的摻雜深度。 其中控制外殼電位被有益地使用的一個應用是FINFET的溝道摻雜。圖5示出了 FINFET 500的等角投影視圖。如圖5所示，FINFET 500包括通過溝道508連接的柵極502、 源極504和漏極506。圖6A是圖5所示的FINFET 500的源極504和漏極506之間的溝道 508的截面圖。如圖6A所示，該FINFET 500的溝道508包括形成在矽鰭片510上的氧化層 512。導電材料514被設置在並覆蓋在該氧化層512上。圖6B是矽層510和氧化層512的 界面的特寫視圖。如圖6B所示，該矽鰭片510的外部包括在形成氧化層512之前形成的薄 的摻雜區516。為了防止降低矽層510中的遷移率，該摻雜區516被限制為淺的深度。
圖7A示出了採用傳統感應等離子體對矽層510摻雜的例子，而圖7B示出了用在 圖7A所示的傳統摻雜方法中的等離子體電位702和電極電位704的電壓-時間圖。如圖 7B所示，基座電極電位704相對於地電位是負的並且也大大低於等離子體電壓電位702。該 基座電極的負電位導致了在FINFET溝道中的不均勻摻雜，正如摻雜區706的溝道頂部比兩 側更深，降低了矽層710的遷移率。
圖8A示出了通過控制器1000調節基座電極304的偏置來獲得矽層810的均勻摻 雜區816的例子。如圖8A所示，摻雜區816的深度可以通過根據本發明的感應等離子體摻 雜來控制從而得到矽鰭片上的均勻摻雜區。在一些實施例中，該摻雜區816可以被控制到 15埃或更小的深度。 圖8B是電壓-時間圖，其說明了為了獲得如圖8A所示的FINFET的溝道的均勻摻 雜，相對於地電位的等離子體電位802、相對於地電位的電極電位804a，804b以及相對於地 電位的外殼電位806的例子。在一些實施例中，優選地基座電位304偏置在大約-55伏特 到100伏特之間，並且更為優選地大約在0伏特到75伏特之間，並且更優選地大約在45伏 特到55伏特之間。在一些實施例中，電極電位804b相對於地電位是正的，但是小於等離子 體電位802 。在一些實施例中，該電壓電位804b可以比等離子體電位802的電壓電位更大。 本領域技術人員可以理解，為了獲得矽層810的所期望的摻雜，基座電極304的偏置可以根 據等離子體電位802而變化。 這裡公開的摻雜深度的控制方法可以用於控制在高k值材料、高k值介質覆蓋的 表面摻雜深度，或者控制Si02的脫耦等離子體氮化(decouple plasmanitridation， DPN)。 高k值材料的例子包括但不限於，Hf02、 HfZrO、 HfSiO等等，高k值覆蓋的例子包括但不限 於，Al203、La203等等。 圖9A示出了根據傳統摻雜方法的高k值材料的摻雜區的一個例子。圖9B示出了 用於摻雜圖9A所示的高k值材料的等離子體電位902和基座電極電位904的電壓-時間 圖。如圖9B所示，基座電極904相對於地電位是負的並且產生大的外殼電位906。如圖9A 所示的所得到的高k值材料902的摻雜具有一個與高k值材料902相比要相對厚的摻雜區 904。 圖10A示出了根據本發明的可通過控制外殼電位1006獲得的高k值材料1002的 摻雜區1004。如圖IOA所示，相對於圖9A所示的傳統的方法，該高k值材料1002的摻雜 區1004可以被控制從而限制摻雜區1004更靠近高k值材料1002的表面。限制該高k值 材料的摻雜在15埃或更低的深度，這保持了下方矽層的高遷移率，並且為增強所形成的晶 體管和電路的操作做準備。 雖然本發明已經以具體實施例的方式描述了，但不限於此。所附的權利要求應該 被廣義地解釋，從而包括本發明的實施例和不脫離本發明的範圍本領域技術人員可以做出 的其它變化形式。
權利要求
一種對放置在感應等離子體腔體內的基座電極上的半導體晶片摻雜的方法，包括在感應等離子體腔體內產生等離子體，該等離子體具有相對於地電位的第一電壓；以及在感應等離子體腔體內對該基座電極施加相對於地電位的正射頻(RF)電壓，該正RF電壓基於該等離子體的第一電壓。
2. 如權利要求1所述的方法，還包括 基於等離子體的電位調節施加在該電極上的該RF電壓。
3. 如權利要求1所述的方法，其中RF電壓相對於地電位在大約0伏特到100伏特之間。
4. 如權利要求1所述的方法，其中RF電壓相對於地電位在大約45伏特到55伏特之間。
5. 如權利要求l所述的方法，其中高k值材料被設置在半導體晶片的表面上，並且該等 離子體包括氮。
6. 如權利要求5所述的方法，其中高k值材料是選自包含Hf02、HfZrO、HfSiO、Al203和 La203的組中。
7. 如權利要求1所述的方法，其中半導體晶片包括設置在表面的鰭式場效應電晶體 (FINFET)的溝道，以及所述等離子體包括V族元素的離子。
8. —種對放置在感應等離子體腔體內的基座電極上的半導體晶片摻雜的方法，包括 在感應等離子體腔體內產生等離子體，該等離子體具有相對於地電位的第一電壓；禾口 把感應等離子體腔體內的基座電極偏置為相對於地電位的第二電壓；禾口 調節第二電壓以控制摻雜劑在半導體晶片上表面中的摻雜深度， 其中第二電壓是射頻(RF)電壓並且被基於等離子體的第一電壓調節。
9. 如權利要求8所述的方法，其中第二電壓相對於地電位在大約-100伏特到100伏特 之間。
10. 如權利要求8所述的方法，其中第二電壓相對於地電位在大約45伏特到55伏特之間。
11. 如權利要求8所述的方法，其中高k值材料設置在半導體晶片的上表面上，並且該 等離子體包括氮。
12. 如權利要求8所述的方法，其中半導體晶片包括設置在表面的鰭式場效應電晶體 (FINFET)的溝道，以及所述等離子體包括V族元素的離子。
13. 如權利要求8所述的方法，其中高k值材料是選自包含Hf02、 HfZrO、 HfSiO、 A1203 和La203的組中。
14. 如權利要求8所述的方法，其中第二電壓相對於地電位是正的。
全文摘要
在一些實施例中，在感應等離子體腔體內對半導體晶片摻雜的方法包括在感應等離子體腔體內產生具有相對於地電位的第一電壓的等離子體，以及在感應等離子體腔體內對基座電極施加相對於地電位的射頻(RF)電壓。該正RF電壓為基於所述等離子體的第一電壓。
文檔編號H05H1/24GK101770943SQ20091014698
公開日2010年7月7日 申請日期2009年6月5日 優先權日2008年12月31日
發明者楊棋銘, 林思宏, 林進祥, 陳其賢 申請人:臺灣積體電路製造股份有限公司