一種雙時鐘觸發器、低功耗時鐘動態管理電路及管理方法與流程

2023-05-21 11:48:31 1

本發明涉及集成電路設計領域，尤其涉及一種雙時鐘觸發器、基於雙時鐘觸發器的低功耗時鐘動態管理電路及管理方法。

背景技術：

目前CMOS技術已經在VLSI設計中佔主導地位。隨著集成電路不斷的發展和新的工藝的不斷採用，使得電路的集成度越來越高，同時也獲得了更高的系統時鐘頻率。高集成度，高時鐘頻率以及小尺寸的工藝不可避免地導致了電路功耗的增加。因功耗增加導致的一系列問題，最終使功耗的大小成為衡量現代集成電路的一個主要指標。低功耗設計也成了集成電路設計的一個緊急技術需求。而且功耗，無論是動態的還是靜態的，已經成為約束器件性能、壽命和集成度的一個關鍵因素。

在低功耗大規模集成電路設計中，其中很有意義的一塊是如何降低同時鐘網絡相關的這部分電路的功耗，因為有資料表明，這一塊電路的功耗佔整個晶片功耗的20％-50％之多。而其中觸發器所消耗的功耗佔時鐘網絡功耗的90％。因此通過降低觸發器功耗達到降低晶片總功耗顯得非常的重要。

同時觸發器是一個基本的數字電路元件，它們普遍而大量地被運用於數字電路設計中。由於它們數量眾多，因此每個觸發器的任何一點的功耗節省都會導致一個數字電路系統可觀的功耗節省，這也是進行低功耗觸發器研究的一個重要原因。

技術實現要素：

本發明所要解決的技術問題是提供一種雙時鐘觸發器、基於雙時鐘觸發器的低功耗時鐘動態管理電路及管理方法，達到降低觸發器功耗進而降低晶片總功耗的目的。

為解決上述技術領域，本發明採用的技術方案是：一種雙時鐘觸發器，包括主鎖存器、從鎖存器、時鐘選擇電路，主鎖存器用於接收外部數據，鎖存後輸出至從鎖存器；從鎖存器用於輸出數據；時鐘選擇電路用於接收兩路不同頻率的時鐘信號，在時鐘選擇信號的控制下選擇其中一路時鐘信號分別輸出至主鎖存器和從鎖存器。

一種基於雙時鐘觸發器的低功耗時鐘動態管理電路，包括雙時鐘觸發器、移位寄存器拓撲結構和控制序列產生器，控制序列產生器用於在外部時鐘信號的控制下接收控制序列，並根據移位寄存器拓撲結構的動態變化更改控制序列，將更改後的控制序列輸出至移位寄存器拓撲結構；移位寄存器拓撲結構用於將更改後的控制序列的每一位作為時鐘選擇信號輸出至一個或者多個雙時鐘觸發器；雙時鐘觸發器用於根據時鐘選擇信號在兩路不同頻率的時鐘信號中選擇其中一路時鐘信號作為工作時鐘；所述的控制序列根據移位寄存器拓撲結構產生。

一種基於雙時鐘觸發器的低功耗時鐘動態管理方法，包括以下步驟：

步驟1：按照低功耗時鐘動態管理電路的功能需求對所有雙時鐘觸發器進行分類；

步驟2：將屬於同一類的雙時鐘觸發器連接到同一個移位寄存器，形成移位寄存器拓撲結構；

步驟3：控制序列產生器在外部時鐘信號的控制下接收控制序列，並根據移位寄存器拓撲結構的動態變化更改控制序列，將更改後的控制序列輸出至移位寄存器拓撲結構；所述的控制序列根據移位寄存器拓撲結構產生；

步驟4：移位寄存器拓撲結構將更改後的控制序列的每一位作為時鐘選擇信號發送到相應的雙時鐘觸發器的時鐘選擇電路；

步驟5：雙時鐘觸發器根據時鐘選擇信號在兩路不同頻率的時鐘信號中選擇其中一路時鐘信號作為工作時鐘；

步驟6：對低功耗時鐘動態管理電路進行功能仿真及時序檢查；

步驟7：對滿足功能仿真及時序檢查要求的低功耗時鐘動態管理電路生成網表。

採用上述技術方案帶來的有益效果是：

1.本發明提供了一種新型的可以進行工作時鐘選擇的觸發器結構，通過時鐘選擇位的控制，可以調整觸發器的工作時鐘為快速時鐘或者慢速時鐘；

2.本發明能夠根據數字電路設計功能需求靈活調整觸發器的工作時鐘頻率，既能保證設計功能的正確性，同時最大程度的降低了設計中部分電路的工作頻率，減少了功耗；

3.本發明提供了對設計中觸發器的低功耗動態時鐘管理電路結構，通過控制序列產生器和合理的控制電路拓撲結構，達到對各個觸發器的精準控制。

附圖說明

圖1是本發明的低功耗時鐘動態管理方法流程圖；

圖2是本發明的雙時鐘觸發器的結構示意圖；

圖3是本發明的低功耗時鐘動態管理電路結構圖。

具體實施方式

如圖1所示，一種基於雙時鐘觸發器的低功耗時鐘動態管理方法，包括以下具體步驟：

步驟1：按功能分類觸發器：按照低功耗時鐘動態管理電路的功能需求對所有雙時鐘觸發器進行分類；

在本實施例中，數字電路設計進行邏輯綜合後，將生成的網表中部分或者所有的觸發器替換成本發明中的新型低功耗雙時鐘觸發器(如圖2所示)。該雙時鐘觸發器與普通觸發器的不同之處在於，它包含兩個時鐘輸入埠(慢速時鐘埠和快速時鐘埠)，雙時鐘觸發器中嵌入了類似時鐘選擇器的結構即時鐘選擇電路，經過時鐘選擇埠的高低電平變化，可以靈活選擇雙時鐘觸發器的工作時鐘為慢速時鐘或者快速時鐘。

步驟2：形成SR拓撲結構：將屬於同一類的雙時鐘觸發器連接到同一個移位寄存器，形成移位寄存器拓撲結構；

在每個雙時鐘觸發器的時鐘選擇信號端外會掛接一個類移位寄存器單元即SR拓撲結構(如圖3所示)，這些即SR拓撲結構可以根據各個雙時鐘觸發器功能需求的不同構建合理的拓撲結構，通過分層次的串聯控制，可以滿足數字電路設計中各種複雜架構的時鐘選擇控制。具體控制過程中，控制序列產生器發出的控制序列通過CO埠輸入到SR拓撲結構，以期在最短的時鐘周期數中對整個數字電路的觸發器完成快速、慢速時鐘選擇，保證數字電路功能的同時極大程度的降低觸發器的功耗。

步驟3：時鐘控制序列產生：控制序列產生器在外部時鐘信號的控制下接收控制序列，並根據移位寄存器拓撲結構的動態變化更改控制序列，將更改後的控制序列輸出至移位寄存器拓撲結構；

完成對整個數字電路觸發器的時鐘控制SR拓撲結構搭建後，要根據已形成的SR拓撲結構在控制序列產生器模塊中產生與之對應的時鐘選擇控制序列，這個序列可以在模塊內部產生並加入控制改善，也可以通過CI埠由外部輸入，滿足不同的應用需求。

步驟4：控制序列發送到時鐘選擇電路：移位寄存器拓撲結構將更改後的控制序列的每一位作為時鐘選擇信號發送到相應的雙時鐘觸發器的時鐘選擇電路；

在具備控制序列後，通過外部TCLK時鐘將該序列逐位發送到各個雙時鐘觸發器的時鐘選擇電路，完成對雙時鐘觸發器的時鐘選擇控制。

步驟5：選定時鐘觸發器工作時鐘：雙時鐘觸發器根據時鐘選擇信號在兩路不同頻率的時鐘信號中選擇其中一路時鐘信號作為工作時鐘；

步驟6：功能仿真及時序檢查：對低功耗時鐘動態管理電路進行功能仿真及時序檢查；

初次完成整個數字電路的觸發器替換和快速、慢速時鐘選擇後，要對完成的網表文件進行功能仿真，看是否滿足設計功能的需求或者設計功能是否發生了不可容忍的改變。之後要對該網表進行時序分析，保證設計滿足時序要求。

步驟7：生成網表：對滿足功能仿真及時序檢查要求的低功耗時鐘動態管理電路生成網表。

若更改後的網表設計不能滿足設計功能的需求，則需要在此基礎上對SR拓撲結構和控制序列產生器重新進行設計規劃，反覆迭代，直至設計結構最佳，且滿足最初的功能需求。

最後，生成電路網表文件，以供數字集成電路的後端設計。

以上所述僅為本發明的一種具體的實施方式。本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到的變化或替換，都應涵蓋在本發明的保護範圍之內。