分柵快閃記憶體單元及其製造方法
2023-05-21 14:49:31 2
專利名稱：分柵快閃記憶體單元及其製造方法
技術領域：
本發明的實施例涉及閃速存儲器，特別涉及分柵快閃記憶體單元及其製造方法。
背景技術：
在目前的半導體產業中，集成電路產品主要可分為三大類型邏輯、存儲器和模擬電路，其中存儲器件在集成電路產品中佔了相當大的比例。而在存儲器件中，近年來閃速存儲器(快閃記憶體，flash memory)的發展尤為迅速。它的主要特點是在不加電的情況下能長期保持存儲的信息，具有高集成度、較快的存取速度、易於擦除和重寫等多項優點，因而在微機、 自動化控制等多項領域得到了廣泛的應用。快閃記憶體的標準物理結構稱為快閃記憶體單元(bit)。快閃記憶體單元的結構與常規MOS電晶體不同。常規的MOS電晶體的柵極(gate)和導電溝道間由柵極絕緣層隔開，一般為氧化層 (oxide)；而快閃記憶體在控制柵(CG control gate，相當於常規的MOS電晶體的柵極)與導電溝道間還多了一層物質，稱之為浮柵(Refloating gate)。由於浮柵的存在，使快閃記憶體可以完成三種基本操作模式即讀、寫、擦除。即便在沒有電源供給的情況下，浮柵的存在可以保持存儲數據的完整性。快閃記憶體中的分離柵存儲器具有很多優點，例如可以避免漏電流而導致的過擦除問題，具有低編程電壓，而且編程效率高。圖1給出現有分離柵存儲器的存儲單元(分柵快閃記憶體單元)的結構示意圖。每個分柵快閃記憶體單元包括二個存儲電晶體200和與之相鄰的字線 300 (WL :word line)，每個存儲電晶體200是一個存儲子單元，並且兩個存儲電晶體200共用字線300，所述存儲電晶體200包括浮柵101、控制柵105，所述浮柵101與控制柵105間具有層間絕緣層102 ；同時在控制柵105和層間絕緣層102兩側形成有側牆104，所述字線與浮柵101之間具有隧穿絕緣層103。但是隨著半導體技術工藝節點不斷向前推進，工藝線寬進一步減小，基於傳統浮柵結構的快閃記憶體正在遭遇嚴重的技術難點。主要原因為由於隧穿介質層的持續減薄，漏電現象越發嚴重，限制了快閃記憶體的可縮小化，導致快閃記憶體的密度難以提高。並且受隧穿介質層厚度可縮小化的限制，使得傳統閃速存儲器編程電壓的降低受到很大的約束，因此現有閃速存儲器編程電壓比較大。
發明內容
本發明的實施例解決的問題是提供編程電壓小，有利於器件小型化的分柵快閃記憶體單元及其製造方法。為解決上述問題，本發明的實施例提供一種分柵快閃記憶體單元製造方法，包括提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層；依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；在字線兩側形成選擇柵；在選擇柵兩側形成源、漏區。可選地，存儲層的材料為矽納米晶。可選地，所述矽納米晶的顆粒直徑為5-20nm。可選地，所述矽納米晶的形成工藝為低壓化學氣相沉積工藝或者爐管納米晶生長方法。可選地，形成所述矽納米晶的工藝參數為，溫度500-1200°C，氣壓0. 001-0. 5torr, 反應氣體為SiH4、PH3、He，氣體流量為20-500sccm。可選地，形成選擇柵的步驟包括在字線和選擇柵電極層表面形成側牆介質層； 依次刻蝕所述側牆介質層和選擇柵電極層，形成覆蓋字線側壁的側牆和選擇柵。可選地，所述隧穿氧化層的厚度為10-50埃。可選地，所述頂部氧化層的厚度為70-120埃。可選地，溝槽深度的範圍是100-1000埃。相應地，本發明的實施例還提供通過上述方法得到的分柵快閃記憶體單元，包括半導體襯底，所述半導體襯底內形成有溝槽；依次形成在所述溝槽表面的隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；形成於半導體襯底表面，且位於字線兩側的選擇柵；形成於選擇柵兩側的源、漏區。可選地，所述存儲層的材料是矽納米晶。可選地，所述矽納米晶的顆粒直徑為5-20nm。與現有技術相比，本發明的實施例具有以下優點綜上，本發明的實施例在半導體襯底內形成存儲層，編程時，電子在外加電壓的作用下，沿著半導體襯底內選擇柵溝道的方向移動，穿過隧穿氧化層進入存儲層中。因為電子由半導體襯底進入存儲層的過程不需要改變運動方向，或者運動方向改變的角度很小，所以有效降低了編程電壓，提高了編程效率，並且有利於器件的小型化。此外，本發明的實施例以納米晶存儲數據，所以對數據採用的是局域化分離存儲， 任何局部的隧穿氧化層缺陷不會導致明顯的器件性能的漂移，因此可以在一定限度內減薄隧穿氧化層的厚度，從而有利於器件尺寸的縮小，並且具有低編程電壓、低功耗、快速讀寫等優良特性。
圖1是現有分柵存儲單元的結構示意圖。圖2是本發明的一個實施例所提供的分柵快閃記憶體單元製造方法的流程示意圖。圖3至圖10是本發明一個實施例所提供的分柵快閃記憶體單元製造方法的剖面示意圖。
具體實施例方式由背景技術可知，現有閃速存儲器的編程電壓較大，並且器件小型化受到限制。本發明的發明人針對上述問題進行研究，發現現有閃速存儲器編程時，半導體襯底內部的熱電子需要在編程電壓的作用下，沿垂直於半導體襯底的方向隧穿進入存儲層。因為需要改變電子的運動方向，所以編程電壓比較大，並且不利於器件的小型化。發明人經過進一步研究，在本發明的實施例中提供一種分柵快閃記憶體單元及其製造方法。本發明的實施例所提供的分柵快閃記憶體單元製造方法，包括提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層；依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；在字線兩側形成選擇柵；在選擇柵兩側形成源、漏區。採用本發明的實施例所提供的分柵快閃記憶體單元製造方法可以提高快閃記憶體的編程效率， 並且有利於快閃記憶體小型化。為使本發明的實施例的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便於充分理解本發明的實施例。但是本發明的實施例能夠以很多不同於在此描述的其它方式來實施，本領域技術人員可以在不違背本發明的實施例內涵的情況下做類似推廣，因此本發明的實施例不受下面公開的具體實施的限制。其次，本發明的實施例利用示意圖進行詳細描述，在詳述本發明實施例時，為便於說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是實例，其在此不應限制本發明保護的範圍。此外，在實際製作中應包含長度、寬度及深度的三維空間尺寸。圖2是本發明的一個實施例所提供的分柵快閃記憶體單元、製造方法的流程示意圖，包括步驟S101，提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層和研磨停止層；步驟S102，依次刻蝕所述研磨停止層、選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；步驟S103，在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線多晶矽層；步驟S104，對所述字線多晶矽層進行平坦化處理，直至暴露研磨停止層，形成字線.
一入 ，步驟S105，去除研磨停止層，並形成覆蓋選擇柵電極層和字線的側牆介質層；步驟S106，刻蝕所述側牆介質層，形成側牆；步驟S107，依次刻蝕所述選擇柵電極層、選擇柵柵介質層，形成選擇柵；步驟S108，以所述側牆為掩膜，在選擇柵兩側形成源、漏區。參考圖3，執行步驟SlOl，提供半導體襯底200，所述半導體襯底200表面依次形成有選擇柵柵介質層210、選擇柵電極層220和研磨停止層230。具體的，半導體襯底200可以是單晶、多晶或非晶結構的矽、或矽鍺(SiGe)，也可以是絕緣體上矽(SOI)，或者還可以包括其它的材料，例如銻化銦、碲化鉛、砷化銦、磷化銦、 砷化鎵或銻化鎵。雖然在此描述了可以形成半導體襯底200的材料的幾個示例，但是可以作為半導體襯底的任何材料均落入本發明的實施例的精神和範圍。本實施例中，選擇柵柵介質層210的材料是氧化矽，採用熱氧化形成所述選擇柵柵介質層210，形成所述選擇柵柵介質層210的工藝氣體中包括含矽氣體和氧氣，所述含矽氣體為SiH2Cl2或5讓2。受真空條件的限制，工藝氣體中還包括隊。所形成的選擇柵柵介質層210的厚度為70-120埃。所述選擇柵柵介質層的厚度太大，會增大選擇柵電極層220 (後續經過刻蝕形成選擇柵)與半導體襯底200之間的距離，從而減小選擇柵電極層220與半導體襯底200之間的電容，降低閃速存儲器的正常的工作電流。在本實施例中，選擇柵電極層220的材料是多晶矽，所述選擇柵電極層220的形成工藝為化學氣相沉積工藝，所述選擇柵電極層220的厚度為500-1000埃。所述選擇柵電極層220的作用是在後續過程中形成選擇柵。所述研磨停止層230是與後續形成的字線具有較高研磨選擇比的材料，在本發明的一個實施例中，所述研磨停止層230的材料是氮化矽，採用化學氣相沉積的方法形成所述研磨停止層230。參考圖4，執行步驟S102，依次刻蝕所述研磨停止層230、選擇柵電極層220、選擇柵柵介質層210、半導體襯底200，在所述半導體襯底200內形成溝槽M0。在本實施例中，在研磨停止層230表面形成光刻膠層，所述光刻膠層含有開口，所述開口的位置及寬度與後續形成的溝槽MO的位置及寬度相對應，然後沿所述開口依次刻蝕研磨停止層230、選擇柵電極層220、選擇柵柵介質層210、半導體襯底200，在所述半導體襯底200內形成溝槽M0，形成溝槽240後，去除光刻膠層，比如採用灰化工藝去除所述光刻膠層。所述刻蝕可以利用本領域技術人員熟知的方法進行刻蝕，例如利用等離子幹法刻蝕。具體包括選用電感耦合等離子體型刻蝕設備，在刻蝕過程中，例如刻蝕氣體包括氬氣 Ar以及四氟甲烷CF4、六氟乙烷C2F6和三氟甲烷CHF3等含氟氣體。在反應室內同時通入上述氣體，其中氬氣Ar起到稀釋刻蝕氣體的作用，其流量為lOOsccm 300sCCm。起刻蝕作用的氣體中，四氟甲烷CF4的流量為50sccm IOOsccm ；六氟乙烷C2F6的流量為IOOsccm 400sccm ；三氟甲烷CHF3的流量為IOsccm lOOsccm。反應室內將所述氣體電離為等離子體的射頻功率源的輸出功率為50W 1000W ；射頻偏置功率源的輸出功率為50W 250W。 反應室內的壓力設置為50mTorr 200mTorr，半導體基底溫度控制在20°C和90°C之間。上述等離子刻蝕的過程是一種各向異性的刻蝕，刻蝕氣體和稀釋氣體的共同作用使刻蝕後的溝槽為斜面。所述刻蝕工藝還可以在其它刻蝕設備中進行，如電容耦合等離子體型刻蝕設備、感應耦合等離子刻蝕設備。所形成的溝槽深度與後續形成的存儲單元的溝道長度相關，可以根據工藝需要進行設置，在本實施例中，所述溝槽的深度為100-1000埃。參考圖5，執行步驟S103，在所述溝槽240表面依次形成隧穿氧化層250、存儲層沈0、頂部氧化層270，以及填充滿所述溝槽MO的字線多晶矽層觀0。
所述隧穿氧化層250的材料為二氧化矽，所述隧穿氧化層250的形成工藝為熱氧化工藝，所形成的隧穿氧化層250的厚度為10-50埃。所述存儲層沈0的作用是存儲數據，在本實施例中，所述存儲層沈0的材料是納米晶，在本發明的可選實施例中，所述納米晶是矽納米晶，且矽納米晶的顆粒直徑為5nm-20nm，比如6nm-10nm、12nm-15nm等。對於本發明的可選實施例所提供的直徑為 5nm-20nm的納米晶，工藝上可以實現納米晶顆粒的密度為 IO12個/um2，而這個密度的納米晶存儲器是較大編程窗口與較低編程電壓最佳結合點；此外，當納米晶顆粒小於5nm(密度很大)時編程時會遇到量子阱效應，從而影響了器件工作窗口，而當顆粒大於20nm時，由於密度較小的問題器件編程均一性會受到影響，而且也不利於隧穿氧化物厚度的減薄。在本發明的實施例中，矽納米晶的形成工藝為低壓化學氣相沉積工藝或者爐管納米晶生長方法。在本發明的一個實施例中，形成所述矽納米晶的工藝參數為，溫度500-1200°C，較佳為 600-1100°C，比如 800°C，氣壓為 0. 001-0. 5torr 比如 0. 01-0. 5torr，工藝氣體為 SiH4、PH3、 He，氣體流量為20-200sccm。在本發明的實施例中，所形成的矽納米晶鑲嵌在介質層中，在本實施例中，所形成的矽納米晶鑲嵌在二氧化矽中，彼此隔離，每一個矽納米晶顆粒為一個獨立的電荷存儲單元，所以隧穿氧化層250任何局域性的缺陷只能影響到與該缺陷所對應的矽納米晶顆粒的存儲性能，而不會影響到整個存儲層的存儲性能。同樣地，任何一個矽納米晶顆粒的缺陷也不會影響到其他矽納米晶的存儲性能。從而以矽納米晶為存儲介質有利於提高存儲器，比如快閃記憶體的存儲性能，且有利於器件的小型化。其次，請參考圖5，在本實施例中，位於溝槽MO內的存儲層260與襯底垂直，編程時，電子(在本實施例中，快閃記憶體以電子為載流子，本發明的其他實施例中，快閃記憶體的載流子也可以是空穴)在外加電壓的作用下，在半導體襯底200內沿著後續形成的選擇柵溝道的方向移動，並沿平行於半導體襯底200的方向穿過隧穿氧化層250進入存儲層沈0中。因為電子由半導體襯底200進入存儲層沈0的過程不需要改變運動方向，或者運動方向改變的角度很小，所以有效降低了編程電壓，提高了編程效率，並且有利於器件的小型化。第三，採用矽納米晶為存儲材料，有利於提高數據的持久性。所述頂部氧化層270的材料是氧化矽，所述頂部氧化層270的形成工藝為化學氣相沉積工藝，所形成的頂部氧化層270的厚度是70-120埃。所述字線多晶矽層觀0的形成工藝為化學氣相沉積工藝，所形成的字線多晶矽層 280填充滿整個溝槽MO，並覆蓋頂部氧化層270表面。參考圖6，執行步驟S104，對所述字線多晶矽層280進行平坦化處理，直至暴露研磨停止層230，形成字線四0。在本發明的一個實施例中，採用化學機械研磨的方法對所述字線多晶矽層280進行平坦化處理，所述研磨停止在研磨停止層230。因為在後續去除研磨停止層230的步驟中，位於研磨停止層230表面的隧穿氧化層250、存儲層沈0、頂部氧化層270需要先被去除，所以在本實施例中，在對所述字線多晶矽層280進行平坦化處理，形成字線四0的步驟中，所述平坦化處理停止在研磨停止層230 表面。在本發明的其他實施例中，所述平坦化處理也可以停止在隧穿氧化層250、存儲層沈0、頂部氧化層270中的任意一層上，然後採用幹法或者溼法去除工藝去除位於研磨停止層230表面的材料。參考圖7，執行步驟S105，去除研磨停止層230，並形成覆蓋選擇柵電極層220和字線四0的側牆介質層300。因為氮化矽與多晶矽的刻蝕選擇比比較小，所以為了避免在去除去除研磨停止層 230的步驟中，對字線290造成損傷，並且所造成的損失對快閃記憶體單元的性能產生不利的影響，在本發明的實施例中，採用溼法工藝去除研磨停止層230，具體地，在本發明的一個實施例中，採用熱磷酸去除研磨停止層230，因為研磨停止層230的厚度一般為大於1000埃，所以需要幾十分鐘時間才能將研磨停止層230全部去除。在採用熱磷酸溼法去除研磨停止層 230的步驟中，熱磷酸長時間與字線290側壁與研磨停止層230側壁之間的存儲層260接觸，所以不可避免地去除了存儲層260位於字線290側壁與研磨停止層230側壁之間的部分，形成如圖7所示具有高度差的表面。，但是因為後續編程時，電子存儲於位於淺溝槽內的存儲層260內，所以不會影響到存儲層沈0的存儲性能。在本發明的實施例中，所述側牆氧化層300的材料是氧化矽，形成工藝為化學氣相沉積工藝。因為去除研磨停止層230後形成的表面具有高度差，所以所形成的側牆氧化層300的表面不是平整的，如圖7所示，位於字線290表面的部分比較高。參考圖8，執行步驟S106，刻蝕所述側牆介質層300，形成側牆310。採用現有形成側牆的工藝，形成側牆310。因為形成側牆的工藝已為本領域技術人員所熟知，所以在此不再贅述。參考圖9，執行步驟S107，依次刻蝕所述選擇柵電極層220、選擇柵柵介質層210， 形成選擇柵。在本發明的可選實施例中，去除研磨停止層230前，採用熱氧化工藝在字線290表面形成氧化層，所述氧化層可以在刻蝕選擇柵電極層220的步驟中對字線290形成保護，防止刻蝕選擇柵電極層220的步驟中對字線造成損傷。所形成的氧化層的厚度大於刻蝕選擇柵電極層220的步驟中所損失的厚度即可。可利用現有工藝，依次刻蝕選擇柵電極層220、選擇柵柵介質層210，形成選擇柵。 所述選擇柵由刻蝕後的選擇柵電極層220和刻蝕後的選擇柵柵介質層210構成。參考圖10，執行步驟S108，以所述側牆310為掩膜，在選擇柵兩側形成源、漏區 320。在本發明的可選實施例中，還包括形成覆蓋所述選擇柵側壁的選擇柵側牆330，然後以側牆310和選擇柵側牆330為掩膜，在選擇柵兩側形成源、漏區320。相應地，本發明的實施例還提供通過上述方法所形成的快閃記憶體單元，請參考圖10，包括半導體襯底200，所述半導體200襯底內形成有溝槽；依次形成在所述溝槽表面的隧穿氧化層210、存儲層220、頂部氧化層230，以及填充滿所述溝槽的字線四0 ；形成於半導體襯底200表面，且位於字線290兩側的選擇柵；形成於選擇柵兩側的源、漏區320。本發明的一個實施例中，所述存儲層沈0的材料是矽納米晶。
本發明的一個實施例中，所述矽納米晶的顆粒直徑為5-20nm。本發明的一個實施例中，所述淺溝槽的深度是100-1000埃。所述淺溝槽沿垂直於半導體襯底200的方向的截面可以是半圓形、矩形、或者其他形狀。綜上，本發明的實施例在半導體襯底內形成存儲層，編程時，電子在外加電壓的作用下，沿著半導體襯底內選擇柵溝道的方向移動，穿過隧穿氧化層進入存儲層中。因為電子由半導體襯底進入存儲層的過程不需要改變運動方向，或者運動方向改變的角度很小，所以有效降低了編程電壓，提高了編程效率，並且有利於器件的小型化。此外，本發明的實施例以納米晶存儲數據，所以對數據採用的是局域化分離存儲， 任何局部的隧穿氧化層缺陷不會導致明顯的器件性能的漂移，因此可以在一定限度內減薄隧穿氧化層的厚度，從而有利於器件尺寸的縮小，並且具有低編程電壓、低功耗、快速讀寫等優良特性。本發明的實施例雖然已以較佳實施例公開如上，但其並不是用來限定本發明的實施例，任何本領域技術人員在不脫離本發明的實施例的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明的實施例技術方案做出可能的變動和修改，因此，凡是未脫離本發明的實施例技術方案的內容，依據本發明的實施例的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明的實施例技術方案的保護範圍。
權利要求
1.一種分柵快閃記憶體單元製造方法，其特徵在於，包括提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層； 依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；在字線兩側形成選擇柵； 在選擇柵兩側形成源、漏區。
2.依據權利要求1的分柵快閃記憶體單元製造方法，其特徵在於，所述存儲層的材料為矽納米晶。
3.依據權利要求2的分柵快閃記憶體單元製造方法，其特徵在於，所述矽納米晶的顆粒直徑為 5_20nmo
4.依據權利要求2的分柵快閃記憶體單元製造方法，其特徵在於，所述矽納米晶的形成工藝為低壓化學氣相沉積工藝或者爐管納米晶生長方法。
5.依據權利要求2的分柵快閃記憶體單元製造方法，其特徵在於，形成所述矽納米晶的工藝參數為，溫度500-1200°C，氣壓0. 001-0. 5torr,反應氣體為SiH4、PH3、He，反應氣體流量為 20-500sccm。
6.依據權利要求3的分柵快閃記憶體單元製造方法，其特徵在於，形成選擇柵的步驟包括在字線和選擇柵電極層表面形成側牆介質層；依次刻蝕所述側牆介質層和選擇柵電極層，形成覆蓋字線側壁的側牆和選擇柵。
7.依據權利要求1的分柵快閃記憶體單元製造方法，其特徵在於，所述隧穿氧化層的厚度為 10-50 埃。
8.依據權利要求1的分柵快閃記憶體單元製造方法，其特徵在於，所述頂部氧化層的厚度為 70-120 埃。
9.依據權利要求1的分柵快閃記憶體單元製造方法，其特徵在於，溝槽深度的範圍是 100-1000 埃。
10.一種分柵快閃記憶體單元，其特徵在於，包括 半導體襯底，所述半導體襯底內形成有溝槽；依次形成在所述溝槽表面的隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；形成於半導體襯底表面，且位於字線兩側的選擇柵； 形成於選擇柵兩側的源、漏區。
11.依據權利要求10的分柵快閃記憶體單元，其特徵在於，所述存儲層的材料是矽納米晶。
12.依據權利要求10的分柵快閃記憶體單元，其特徵在於，所述矽納米晶的顆粒直徑為 5_20nmo
全文摘要
一種分柵快閃記憶體單元製造方法，包括提供半導體襯底，所述半導體襯底表面依次形成有選擇柵柵介質層、選擇柵電極層；依次刻蝕所述選擇柵電極層、選擇柵柵介質層、半導體襯底，在所述半導體襯底內形成溝槽；在所述溝槽表面依次形成隧穿氧化層、存儲層、頂部氧化層，以及填充滿所述溝槽的字線；在字線兩側形成選擇柵；在選擇柵兩側形成源、漏區。相應地，本發明的實施例還提供通過上述方法所形成的分柵快閃記憶體單元。採用本發明的實施例可以降低分柵快閃記憶體單元的編程電壓，並且有利於器件的小型化。
文檔編號H01L29/423GK102169854SQ20111005756
公開日2011年8月31日 申請日期2011年3月10日 優先權日2011年3月10日
發明者曹子貴 申請人:上海宏力半導體製造有限公司