一種fpga原型驗證板堆疊的時鐘同步裝置及系統的製作方法
2023-05-22 04:50:36
專利名稱：一種fpga原型驗證板堆疊的時鐘同步裝置及系統的製作方法
技術領域：
本發明屬於FPGA原型驗證技術領域，特別地涉及一種FPGA原型驗證板堆疊的時鐘同步裝置及系統。
背景技術：
現場可編程門陣列(Field Program Gate Array, FPGA)原型驗證是一種在FPGA上搭建片上系統(System on Chip, S0C)和專用集成電路(Application SpecificIntegrated Circuit, ASIC)設計原型的方法學,可以方便的進行硬體驗證和早期軟體開發，此方法學也稱為ASIC原型驗證或SOC原型驗證，可以加快ASIC等設計的開發，縮短研發周期，降低ASIC應用系統的開發成本，提高了流片的成功率。在FPGA原型驗證領域，當單板的FPGA邏輯門的容量還達不到用戶的邏輯需求時，往往會採用堆疊的方法。FPGA可以通過互連IO的連接來實現信號的相互傳遞。設計FPGA原型驗證板的堆疊方案時，時鐘同步的設計顯得極為重要。考慮到複雜的S0C/ASIC設計，需要多層板的FPGA協同完成，必然會要產生同步的時鐘源的需求。FPGA原型驗證板時鐘源的同步質量的好壞，往往直接決定了可驗證的S0C/ASIC設計的複雜度。現有技術中，在FPGA原型驗證領域，時鐘同步的實現往往是通過共用單個晶振，或者共用單個可編程時鐘，通過時鐘源到各片FPGA的PCB走線一致來實現單層板內多片FPGA時鐘同步。對於多層板則還需要藉助於延時相等連接線來實現時鐘同步。這種方法既受到單個晶振或者單個可編程時鐘共用管腳的限制，也受到連接線質量的影響，同步時鐘的數量難以靈活改變，而且質量也會得不到保證。
發明內容
為解決上述問題，本發明的目的在於提供一種FPGA原型驗證板堆疊的時鐘同步裝置，用以通過主控晶片內鎖相環反饋，主控晶片內部走線和外部PCB板相應的走線時延相等，使得輸出至各從FPGA晶片的時鐘實現同步。本發明的又一目的在於提供一種FPGA原型驗證板堆疊的時鐘同步系統，主FPGA原型驗證板和從FPGA原型驗證板通過高速接口堆疊,用於通過主控晶片內鎖相環反饋,主控晶片內部走線和外部PCB板相應的走線時延相等，且相對應的信號傳輸線路的走線時延相等，使得輸出至各從FPGA晶片的時鐘實現同步。為實現上述目的，本發明的技術方案為:一種FPGA原型驗證板堆疊的時鐘同步裝置，包括時鐘晶片，主控晶片，至少一個從FPGA晶片和高速接口，其中主控晶片進一步包括第一數據選擇器，第二數據選擇器，時鐘管理單元和全局時鐘緩衝器，主控晶片包括本地時鐘輸入引腳，堆疊時鐘輸入引腳，選擇信號輸入引腳，反饋時鐘輸入引腳，從FPGA時鐘同步時鐘信號輸出引腳，反饋時鐘同步時鐘信號輸出引腳和高速接口同步時鐘信號輸出引腳，所述時鐘晶片用於產生本地晶振時鐘信號；
所述第一數據選擇器的兩個輸入埠分別通過本地時鐘輸入引腳輸入本地晶振時鐘信號，通過堆疊時鐘輸入引腳輸入堆疊時鐘輸入信號，通過選擇信號引腳的高低電平控制輸入為本地晶振時鐘信號或堆疊時鐘輸入信號；所述第二數據選擇器的兩個輸入埠通過反饋時鐘輸入引腳輸入反饋時鐘輸入信號，通過選擇信號輸入引腳的高低電平控制輸入為任一的反饋時鐘輸入信號；所述第一數據選擇器的輸出埠的輸出信號輸入至時鐘管理單元的時鐘輸入埠，第二數據選擇器的輸出埠的輸出信號輸入至時鐘管理單元的反饋時鐘輸入埠；所述時鐘管理單元的輸出埠的輸出信號輸入至全局時鐘緩衝器，再通過全局時鐘緩衝器輸出多路同步時鐘信號，通過從FPGA時鐘同步時鐘信號輸出引腳輸出FPGA時鐘同步時鐘信號至從FPGA晶片，通過高速接口同步時鐘信號輸出引腳輸出高速接口同步時鐘信號，通過反饋時鐘同步時鐘信號輸出引腳輸出反饋時鐘同步時鐘信號至反饋時鐘輸入引腳，時鐘管理單元的鎖相環調整時鐘管理單元的時鐘輸入埠以及反饋時鐘輸入埠同頻同相。優選地，通過晶片內部走線等長的方法，本地時鐘輸入引腳到第一數據選擇器的走線時延，堆疊時鐘輸入引腳到第一數據選擇器的走線時延，以及反饋時鐘輸入引腳到第二數據選擇器的走線時延相等；第一數據選擇器的輸出埠到時鐘管理單元的時鐘輸入信號埠的走線時延與第二數據選擇器的輸出埠到時鐘管理單元的反饋時鐘輸入埠的走線時延相等；全局時鐘緩衝器輸出埠分別到從FPGA時鐘同步時鐘信號輸出引腳，反饋時鐘同步時鐘信號輸出引腳和高速接口同步時鐘信號輸出引腳的走線時延相等；通過外部PCB走線等長的方法，使得從FPGA時鐘同步時鐘信號輸出引腳到從FPGA晶片的走線時延和反饋時鐘同步時鐘信號輸出引腳到反饋時鐘輸入引腳的走線時延相等。優選地，所述時鐘管理單元的鎖相環為數字鎖相環或模擬鎖相環。一種FPGA原型驗證板堆疊的時鐘同步系統，包括若干如上所述的FPGA原型驗證板堆疊的時鐘同步裝置，其中一套設置在主FPGA原型驗證板上，另外的設置在從FPGA原型驗證板上，主FPGA原型驗證板與從FPGA原型驗證板通過高速接口進行堆疊，主FPGA原型驗證板的高速接口同步時鐘信號輸入至從FPGA原型驗證板的堆疊時鐘輸入引腳，對於主FPGA原型驗證板，通過選擇信號引腳的高低電平控制第一數據選擇器的輸入為本地晶振時鐘信號，對於從FPGA原型驗證板，通過選擇信號引腳的高低電平控制第一數據選擇器的輸入為堆疊時鐘輸入信號，主FPGA原型驗證板的主控晶片的高速接口同步時鐘信號輸出引腳到高速接口的走線時延，主FPGA原型驗證板的高速接口到從板的高速接口的接口傳播時延，從FPGA原型驗證板的高速接口到從FPGA原型驗證板的堆疊時鐘輸入引腳的走線時延之和與從FPGA時鐘同步時鐘信號輸出引腳到從FPGA晶片的走線時延相等。與現有技術相比，本發明具有以下技術效果:(I)時鐘晶片提供時鐘源給主控晶片，主控晶片內的時鐘管理單元模塊通過外部反饋來實現鎖相環電路，並通過主控晶片內部的布線方法來實現主控晶片時鐘輸出管腳的時鐘同步，簡化了電路設計結構，提高了時鐘同步效率；
(2)從板的主控晶片利用數據選擇器選擇堆疊時鐘作為時鐘源，同時保證兩種時鐘源從主控晶片的輸入管腳到時鐘管理單元模塊的時鐘輸入和反饋信號從主控晶片的輸入管腳到時鐘管理單元模塊的反饋時鐘輸入的時延相等，簡化了電路設計結構，提高了時鐘同步效率；(3)主FPGA原型驗證板的主控晶片和從FPGA原型驗證板的主控晶片堆疊時，通過外部的PCB走線等長的方法使得反饋線到板內的FPGA的時鐘線以及通過堆疊接口到的從FPGA原型驗證板的主控晶片的主控晶片時鐘線時延相等實現輸出的時鐘同步，簡化了電路設計結構，提高了時鐘同步效率和精度。
圖1為本發明實施例的FPGA原型驗證板堆疊的時鐘同步裝置的原理結構圖；圖2為本發明實施例的FPGA原型驗證板堆疊的時鐘同步系統的原理機構圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並不用於限定本發明。相反，本發明涵蓋任何由權利要求定義的在本發明的精髓和範圍上做的替代、修改、等效方法以及方案。進一步，為了使公眾對本發明有更好的了解，在下文對本發明的細節描述中，詳盡描述了一些特定的細節部分。對本領域技術人員來說沒有這些細節部分的描述也可以完全理解本發明。參考圖1，所示為本發明實施例的FPGA原型驗證板堆疊的時鐘同步裝置的原理結構圖，為了簡化示例圖的結構，圖中以一塊主控晶片帶兩塊從FPGA晶片為例對本發明實施例進行說明。本領域內的技術人員應該可以理解，具體應用過程中並不以主控晶片所帶的從FPGA晶片的個數對本發明進行限定。如圖1所示，本發明實施例的FPGA原型驗證板堆疊的時鐘同步裝置包括時鐘晶片10，主控晶片20，兩塊從FPGA晶片，分別為第一從FPGA晶片213和第二從FPGA晶片214，以及高速接口 30，其中主控晶片20進一步包括第一數據選擇器201，第二數據選擇器202，時鐘管理單元203和全局時鐘緩衝器204，主控晶片20包括本地時鐘輸入引腳205,堆疊時鐘輸入引腳206,選擇信號輸入引腳207,反饋時鐘輸入引腳208，從FPGA時鐘同步時鐘信號輸出引腳，反饋時鐘同步時鐘信號輸出引腳209和高速接口同步時鐘信號輸出引腳210。時鐘晶片10用於產生本地晶振時鐘信號；第一數據選擇器201的兩個輸入埠分別通過本地時鐘輸入引腳205輸入本地晶振時鐘信號L0C_CLK，通過堆疊時鐘輸入引腳206輸入堆疊時鐘輸入信號ST_CLLK,通過選擇信號引腳207的高低電平SEL控制輸入為本地晶振時鐘信號L0C_CLK或堆疊時鐘輸入信號ST_CLLK，在具體應用實例中，若作為主FPGA原型驗證板上的時鐘同步裝置，則選擇本地晶振時鐘信號L0C_CLK作為主控晶片的輸入；若為從FPGA原型驗證板上的時鐘同步裝置，則選擇堆疊時鐘輸入信號ST_CLLK作為主控晶片的輸入。通過以上設置，不管作為主FPGA原型驗證板還是從FPGA原型驗證板，此FPGA原型驗證板堆疊的時鐘同步裝置都可以靈活適應，提高了 FPGA原型驗證板堆疊的時鐘同步裝置的應用範圍。第二數據選擇器202的兩個輸入埠通過反饋時鐘輸入引腳208輸入反饋時鐘輸入信號FB_CLK，通過選擇信號輸入引腳207的高低電平SEL控制輸入為任一的反饋時鐘輸入信號，因為都是輸入同一個反饋時鐘輸入信號。通過以上設置，實現了選擇信號輸入引腳207的復用，簡化了電路結構設計，減小了系統誤差引入。第一數據選擇器201的輸出埠的輸出信號輸入至時鐘管理單元203的時鐘輸入埠 CLKIN，第二數據選擇器202的輸出埠的輸出信號輸入至時鐘管理單元203的反饋時鐘輸入埠CLKFB ;時鐘管理單元的輸出埠 CLKOUT的輸出信號輸入至全局時鐘緩衝器，再通過全局時鐘緩衝器輸出多路同步時鐘信號，通過從FPGA時鐘同步時鐘信號輸出引腳輸出FPGA時鐘同步時鐘信號至從FPGA晶片，通過高速接口同步時鐘信號輸出引腳210輸出高速接口同步時鐘信號，通過反饋時鐘同步時鐘信號輸出引腳209輸出反饋時鐘同步時鐘信號至反饋時鐘輸入引腳，時鐘管理單元的鎖相環調整時鐘管理單元203的時鐘輸入埠 CLKIN以及反饋時鐘輸入埠 CLKFB同頻同相。通過全局緩衝器的設置，減少了時鐘管理單元的時鐘輸出到主控晶片的時鐘輸出管腳間的延時，降低了手工布局布線來使得各時鐘輸出延時相等的難度。通過晶片內部走線等長的方法，本地時鐘輸入引腳205到第一數據選擇器201的走線時延Tin_loc,堆疊時鐘輸入引腳206到第一數據選擇器201的走線時延Tin_st,以及反饋時鐘輸入引腳208到第二數據選擇器202的走線時延Tin_fbl相等；第一數據選擇器201的輸出埠到時鐘管理單元203的時鐘輸入信號埠的走線時延Tin_clk與第二數據選擇器202的輸出埠到時鐘管理單元203的反饋時鐘輸入埠的走線時延Tin_fb2相等，滿足以上條件即滿足:Tin_loc+Tin_clk = Tin_st+Tin_clk = Tin_fbl+Tin_fb2,可以使時鐘管理單元內的時鐘輸入信號埠和反饋時鐘輸入埠處的時鐘信號同步，全局時鐘緩衝器204輸出埠分別到第一從FPGA時鐘同步時鐘信號輸出引腳的時延To_fpgal，到第二從FPGA時鐘同步時鐘信號輸出引腳的時延To_fpga2，到反饋時鐘同步時鐘信號輸出引腳209的時延To_fb和高速接口同步時鐘信號輸出引腳210的走線時延To_st相等，即:To_fpgal = To_fpga2 = To_st = To_fb,滿足這個條件可以使主控晶片的四個時鐘輸出信號保持時鐘同步。通過外部PCB走線等長的方法，使得從FPGA時鐘同步時鐘信號輸出引腳到從FPGA晶片的走線時延，反饋時鐘同步時鐘信號輸出引腳209到反饋時鐘輸入引腳208的走線時延相等，圖示所示即為 Tex_fpgal = Tex_fpga2 = Tex_fb。在具體的應用實例中，時鐘管理單元的鎖相環為數字鎖相環或模擬鎖相環。數字鎖相環是基於數字抽樣方式，在輸入時鐘和反饋時鐘之間插入延遲，使輸入數字和反饋時鐘的上升沿一致來實現的；模擬鎖相環使用了電壓控制延遲，用VCO來實現和數字鎖相環中類似的延遲功能。它們的區別在於:模擬鎖相環頻率調節的範圍更大，而數字鎖相環在相位控制上做的更好些，抗噪性更強。通過以上實施例提供了一種FPGA原型驗證板堆疊的時鐘同步裝置，能保證單板內很好的實現時鐘同步。同時此裝置很適合設置在FPGA多個進行堆疊時鐘同步，以下對通過此裝置實現的本發明實施例的FPGA原型驗證板堆疊的時鐘同步系統進行詳細的說明。參考圖2，所示為本發明實施例的一種FPGA原型驗證板堆疊的時鐘同步系統，包括若干上述實施例中的FPGA原型驗證板堆疊的時鐘同步裝置，其中一套設置在主FPGA原型驗證板上，另外的設置在從FPGA原型驗證板上，圖示中為了簡化系統結構，以包括一塊主FPGA原型驗證板和一塊從FPGA驗證板為例對本發明的技術方案進行說明。本領域內的技術人員應該可以理解，其並不對本發明實施例中可包含的FPGA原型驗證板的個數進行限定。主FPGA原型驗證板與從FPGA原型驗證板通過高速接口進行堆疊，主FPGA原型驗證板的高速接口同步時鐘信號輸入至從FPGA原型驗證板的堆疊時鐘輸入引腳，對於主FPGA原型驗證板，通過選擇信號引腳的高低電平控制第一數據選擇器的輸入為本地晶振時鐘信號，對於從FPGA原型驗證板，通過選擇信號引腳的高低電平控制第一數據選擇器的輸入為堆疊時鐘輸入信號。同時應滿足，主FPGA原型驗證板的主控晶片的高速接口同步時鐘信號輸出引腳到高速接口的走線時延Tex_st,主FPGA原型驗證板的高速接口到從板的高速接口的接口傳播時延TexJ，從FPGA原型驗證板的高速接口到從FPGA原型驗證板的堆疊時鐘輸入引腳的走線時延Tex_st之和2*TeX_St+TeX_j與從FPGA時鐘同步時鐘信號輸出引腳到從FPGA晶片的走線時延相等Tex_fpgal,即滿足Tex_fpgal = Tex_fpga2 = Tex_fb =2氺Tex_st+Tex_j。即在FPGA原型驗證板堆疊的狀態下，同時滿足To_fpgal = To_fpga2 = To_st =To_fb,Tex_fpgal = Tex_fpga2 = T ex_fb = 2*Tex_st+Tex_j,同時滿足以上情況，可以使得主FPGA原型驗證板的FPGA的時鐘輸入管腳處的時鐘信號和經過堆疊接口到從FPGA原型驗證板的ST_CLK管腳處的時鐘信號保持同步，實現多塊FPGA原型驗證板堆疊的從FPGA晶片的時鐘同步。以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種FPGA原型驗證板堆疊的時鐘同步裝置，其特徵在於，包括時鐘晶片，主控晶片，至少一個從FPGA晶片和高速接口，其中主控晶片進一步包括第一數據選擇器，第二數據選擇器，時鐘管理單元和全局時鐘緩衝器，主控晶片包括本地時鐘輸入引腳，堆疊時鐘輸入引腳，選擇信號輸入引腳，反饋時鐘輸入引腳，從FPGA時鐘同步時鐘信號輸出引腳，反饋時鐘同步時鐘信號輸出引腳和高速接口同步時鐘信號輸出引腳， 所述時鐘晶片用於產生本地晶振時鐘信號； 所述第一數據選擇器的兩個輸入埠分別通過本地時鐘輸入引腳輸入本地晶振時鐘信號，通過堆疊時鐘輸入引腳輸入堆疊時鐘輸入信號，通過選擇信號引腳的高低電平控制輸入為本地晶振時鐘信號或堆疊時鐘輸入信號； 所述第二數據選擇器的兩個輸入埠通過反饋時鐘輸入引腳輸入反饋時鐘輸入信號，通過選擇信號輸入引腳的高低電平控制輸入為任一的反饋時鐘輸入信號； 所述第一數據選擇器的輸出埠的輸出信號輸入至時鐘管理單元的時鐘輸入埠，第二數據選擇器的輸出埠的輸出信號輸入至時鐘管理單元的反饋時鐘輸入埠； 所述時鐘管理單元的輸出埠的輸出信號輸入至全局時鐘緩衝器，再通過全局時鐘緩衝器輸出多路同步時鐘信號，通過從FPGA時鐘同步時鐘信號輸出引腳輸出FPGA時鐘同步時鐘信號至從FPGA晶片，通 過高速接口同步時鐘信號輸出引腳輸出高速接口同步時鐘信號，通過反饋時鐘同步時鐘信號輸出引腳輸出反饋時鐘同步時鐘信號至反饋時鐘輸入引腳，時鐘管理單元的鎖相環調整時鐘管理單元的時鐘輸入埠以及反饋時鐘輸入埠同頻同相。
2.根據權利要求1所述的FPGA原型驗證板堆疊的時鐘同步裝置，其特徵在於， 通過晶片內部走線等長的方法，本地時鐘輸入引腳到第一數據選擇器的走線時延，堆疊時鐘輸入引腳到第一數據選擇器的走線時延，以及反饋時鐘輸入引腳到第二數據選擇器的走線時延相等； 第一數據選擇器的輸出埠到時鐘管理單元的時鐘輸入信號埠的走線時延與第二數據選擇器的輸出埠到時鐘管理單元的反饋時鐘輸入埠的走線時延相等； 全局時鐘緩衝器輸出埠分別到從FPGA時鐘同步時鐘信號輸出引腳，反饋時鐘同步時鐘信號輸出引腳和高速接口同步時鐘信號輸出引腳的走線時延相等； 通過外部PCB走線等長的方法，使得從FPGA時鐘同步時鐘信號輸出引腳到從FPGA晶片的走線時延和反饋時鐘同步時鐘信號輸出引腳到反饋時鐘輸入引腳的走線時延相等。
3.根據權利要求1至2任一所述的FPGA原型驗證板堆疊的時鐘同步裝置，其特徵在於，所述時鐘管理單元的鎖相環為數字鎖相環或模擬鎖相環。
4.一種FPGA原型驗證板堆疊的時鐘同步系統，其特徵在於，包括若干如權利要求1至3任一所述的FPGA原型驗證板堆疊的時鐘同步裝置，其中一套設置在主FPGA原型驗證板上，另外的設置在從FPGA原型驗證板上，主FPGA原型驗證板與從FPGA原型驗證板通過高速接口進行堆疊，主FPGA原型驗證板的高速接口同步時鐘信號輸入至從FPGA原型驗證板的堆疊時鐘輸入引腳， 對於主FPGA原型驗證板，通過選擇信號引腳的高低電平控制第一數據選擇器的輸入為本地晶振時鐘信號， 對於從FPGA原型驗證板，通過選擇信號引腳的高低電平控制第一數據選擇器的輸入為堆疊時鐘輸入信號， 主FPGA原型驗證板的主控晶片的高速接口同步時鐘信號輸出引腳到高速接口的走線時延，主FPGA原型驗證板的高速接口到從板的高速接口的接口傳播時延，從FPGA原型驗證板的高速接口到從FPGA原型驗證板的堆疊時鐘輸入引腳的走線時延之和與從FPGA時鐘同步時鐘信號輸出引腳到從FPGA芯`片的走線時延相等。
全文摘要
本發明實施例公開了一種FPGA原型驗證板堆疊的時鐘同步裝置及系統。其中的FPGA原型驗證板堆疊的時鐘同步裝置包括時鐘晶片，主控晶片，至少一個從FPGA晶片和高速接口，其中主控晶片進一步包括第一數據選擇器，第二數據選擇器，時鐘管理單元和全局時鐘緩衝器，主控晶片包括本地時鐘輸入引腳，堆疊時鐘輸入引腳，選擇信號輸入引腳，反饋時鐘輸入引腳，從FPGA時鐘同步時鐘信號輸出引腳，反饋時鐘同步時鐘信號輸出引腳和高速接口同步時鐘信號輸出引腳。本發明實施例用以通過主控晶片內鎖相環反饋，主控晶片內部走線和外部PCB板相應的走線時延相等，使得輸出至各從FPGA晶片的時鐘實現同步。
文檔編號G06F11/26GK103105889SQ201310023059
公開日2013年5月15日 申請日期2013年1月21日 優先權日2013年1月21日
發明者鄭利浩 申請人:杭州喬微電子科技有限公司