單元高度為標稱最小間距的非整數倍的標準單元的製作方法
2023-05-22 00:56:31 3
單元高度為標稱最小間距的非整數倍的標準單元的製作方法
【專利摘要】本發明提供了單元高度為標稱最小間距的非整數倍的標準單元。集成電路由具有金屬線的標稱最小間距的工藝製造，並且該集成電路包括多條金屬線和位於多條金屬線下方的多個標準單元。多條金屬線沿第一方向延伸，並且多條金屬線在與第一方向垂直的第二方向上間隔開標稱最小間距的整數倍。多個標準單元中的至少一個具有沿第二方向的單元高度，並且單元高度是標稱最小間距的非整數倍。
【專利說明】單元高度為標稱最小間距的非整數倍的標準單元
【技術領域】
[0001]本發明一般地涉及半導體【技術領域】，更具體地，涉及集成電路。
【背景技術】
[0002]本申請要求於2013年5月2日提交的美國臨時專利申請第61/818，705號的優先權，並且涉及代理人案號為第T5057-884U號(TSMC2013-0380，標題為「STANDARD CELLSFOR PREDETERMINED FUNCT1N HAVING DIFFERENT TYPES OF LAYOUT」)和第 T5057-885U 號(TSMC2013-0381,標題為 「STANDARD CELL METAL STRUCTURE DIRECTLY OVER P0LYSILIC0NSTRUCTURE」)的共同待審的申請，其全部內容結合於此作為參考。
[0003]在集成電路的設計中，使用具有預定功能的標準單元。標準單元的預設計布局存儲在單元庫中。當設計集成電路時，從單元庫重新取回標準單元的預設計布局，並且將其置於集成電路布局上的一個或多個期望的位置。然後進行布線以使用金屬線將標準單元彼此連接。此後，使用集成電路布局以使用預定半導體製造工藝製造集成電路。
【發明內容】
[0004]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種由具有金屬線的標稱最小間距的工藝製造的集成電路，包括:多條金屬線，沿第一方向延伸，所述多條金屬線在與所述第一方向垂直的第二方向上間隔開標稱最小間距的整數倍；以及多個標準單元，位於所述多條金屬線下方，所述多個標準單元中的至少一個標準單元具有沿所述第二方向的單元高度，並且所述單元高度是所述標稱最小間距的非整數倍。
[0005]在該集成電路中，所述單元高度與所述標稱最小間距的比率介於6到16的範圍內。
[0006]在該集成電路中，所述單元高度與所述標稱最小間距的比率是7.5。
[0007]在該集成電路中，所述單元高度與所述標稱最小間距的比率是p/q，並且P和q是整數。
[0008]在該集成電路中,所述多個標準單元中的至少一個標準單元是邏輯門單元。
[0009]在該集成電路中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、OA1、MUX、觸發器、BUFF、鎖存器、INV、延時器或時鐘單元。
[0010]在該集成電路中，將所述多個標準單元中的至少一個標準單元的所有輸入/輸出信號埠都定位為與第一組多條虛網格線重疊，以及將所述多條金屬線定位為與第二組多條虛網格線重疊，所述多條虛網格線是平行的，並且所述多條虛網格線中的兩條相鄰的線間隔開所述標稱最小間距。
[0011]根據本發明的另一方面，提供了一種集成電路設計系統，包括:非暫時性存儲介質，所述非暫時性存儲介質編碼有對應於預定製造工藝的標準單元的布局，所述預定製造工藝具有金屬線的沿預定方向的標稱最小間距，所述標準單元的布局具有沿所述預定方向的單元高度，並且所述單元高度是所述標稱最小間距的非整數倍；以及硬體處理器，與所述非暫時性存儲介質通信連接，並且配置為執行指令集，以用於基於所述標準單元的布局和所述標稱最小間距生成集成電路布局。
[0012]在該集成電路設計系統中，所述單元高度與所述標稱最小間距的比率介於6到16的範圍內。
[0013]在該集成電路設計系統中，所述單元高度與所述標稱最小間距的比率是7.5。
[0014]在該集成電路設計系統中，所述單元高度與所述標稱最小間距的比率是p/q，並且P和q是整數。
[0015]在該集成電路設計系統中，所述標準單元是邏輯門單元。
[0016]在該集成電路設計系統中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、OAI,MUX、觸發器、BUFF、鎖存器、INV、延時器或時鐘單元。
[0017]在該集成電路設計系統中，當執行所述指令集時，所述硬體處理器配置為:生成與垂直於所述預定方向的方向平行的多條虛網格線，所述多條虛網格線中相鄰的兩條間隔開所述標稱最小間距；放置用於所述集成電路布局的所述標準單元的布局，所述標準單元的所有輸入/輸出信號埠都與第一組虛網格線重疊；以及放置用於所述集成電路布局的一條或多條金屬線的布局圖案，所述一條或多條金屬線的布局圖案與第二組虛網格線重疊。
[0018]根據本發明的又一方面，提供了一種生成集成電路布局的方法，包括:通過硬體處理器接收標準單元的布局，所述標準單元對應於預定製造工藝，所述預定製造工藝具有金屬線的沿預定方向的最小標稱間距，所述標準單元的布局具有沿所述預定方向的單元高度，並且所述單元高度是所述標稱最小間距的非整數倍；放置用於所述集成電路布局的所述標準單元的布局，所述標準單元的所有輸入/輸出信號埠都與第一組多條虛網格線重疊；以及放置用於所述集成電路布局的一條或多條金屬線的布局圖案，所述一條或多條金屬線的布局圖案與第二組多條虛網格線重疊，所述多條虛網格線是平行的，並且所述多條虛網格線中的兩條相鄰的線間隔開所述標稱最小間距。
[0019]在該方法中，所述單元高度與所述標稱最小間距的比率介於6到16的範圍內。
[0020]在該方法中，所述單元高度與所述標稱最小間距的比率是7.5。
[0021]在該方法中，所述單元高度與所述標稱最小間距的比率是p/q，並且P和q是整數。
[0022]在該方法中，所述標準單元是邏輯門單元。
[0023]在該方法中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、OAI, MUX、觸發器、BUFF、鎖存器、INV、延時器或時鐘單元。
【專利附圖】
【附圖說明】
[0024]在附圖中，以實例的方式示出了一個或多個實施例，並且不用於限制，其中，在整個說明書中具有相同參考標號的元件表示相同的元件。
[0025]圖1是根據一個或多個實施例包括集成電路的部分的放大圖的集成電路的俯視圖。
[0026]圖2是根據一個或多個實施例的集成電路中的標準單元的俯視圖。
[0027]圖3是根據一個或多個實施例設計集成電路布局的方法的流程圖。
[0028]圖4是根據一個或多個實施例的集成電路設計系統的功能框圖。
【具體實施方式】
[0029]應該理解，以下公開內容提供了用於實現本發明的不同特徵的一個或多個不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。根據工業中的標準實踐，附圖中的各個部件未按比例繪出且僅用於示出的目的。
[0030]而且，使用例如「下面的」、「上面的」、「水平的」、「垂直的」、「在....之上」、「在...之下」、「向上」、「向下」、「頂部」、「底部」、「左邊」、「右邊」等以及其衍生詞(例如，「水平地」、「向下地」、「向上地」等)的空間相對術語以便於描述本發明中一個部件與另一個部件的關係。空間關係術語旨在覆蓋包括這些部件的器件的不同方位。
[0031]圖1是根據一個或多個實施例的包括集成電路的部分102的放大圖110的集成電路100的俯視圖。集成電路100包括多個預設計電路塊，這些預設計電路塊也稱為標準單元(具有由沿Y方向的參考線112a和112b和沿X方向的參考線112c和112d所指示的單元邊界)。在標準單元上方形成諸如金屬線114a、114b、114c、114d和114e的互連結構的一層或多層。單元邊界限定了標準單元的單元區，並且相鄰的標準單元的單元區不重疊。在一些實施例中，互連結構的多層中的至少一層沿著預定方向(例如，X方向)進行布線，並且互連結構的多層中的至少另一層沿著另一預定方向(例如，Y方向)進行布線。在一些實施例中，通過通孔塞連接互連結構的不同層。
[0032]在圖1中，省略了標準單元的具體細節。在一些實施例中，一個或多個標準單元是邏輯門單元。在一些實施例中，邏輯門單元包括AND、0R、NAND、N0R、X0R、INV、與或非(AOI)、或與非(OAI)、MUX、觸發器、BUFF、鎖存器、延時器或時鐘單元。在一些實施例中，每個標準單元均包括至少一個有源器件，諸如金屬氧化物半導體場效應電晶體、結型場效應電晶體、雙極結型電晶體或其他合適的有源器件。
[0033]金屬線114a、114b、114c、114d和114e沿X方向延伸，並且與相應的虛網格線116a、116b、116c、116d和116e重疊。虛網格線116d與單元邊界112d—致。虛網格線116a至116e和其他虛網格線118a至118f沿X方向平行布置，並且多條虛網格線116a至116e和118a至118f中的兩條相鄰的線間隔開標稱最小間距T (圖2)。根據預定半導體製造工藝，標稱最小間距T是用於形成互連結構的金屬線的預定最小布線間距。在一些實施例中，根據預定半導體製造工藝的一個或多個特性(包括預定半導體製造工藝的用於光刻工藝的波長、蝕刻工藝的選擇性、金屬線的材料、誤差的合理公差以及預期成品率)來確定標稱最小間距T。在布局布線軟體工具中，根據虛網格線116a至116e和118a至118f布置(也稱為「布線」)集成電路布局沿X方向的金屬線。
[0034]在一些實施例中，每條金屬線114a至114e均包括多層結構，該多層結構包括至少一個勢壘層和導電層。在一些實施例中，可以由包括非金屬導電材料的導線來替換一條或多條金屬線。
[0035]圖2是根據一個或多個實施例的集成電路中的標準單元200的俯視圖。標準單元200包括用於形成一個或多個P型電晶體的N型有源區212和用於形成一個或多個N型電晶體的P型有源區214。標準單元200也包括連接一個或多個P型電晶體和一個或多個N型電晶體以執行預定功能的導線222、224和226以及電源線232和234。在圖2所示的實施例中，上單元邊界242限定在沿X方向延伸的部分電源線232的中間，並且下單元邊界244限定在沿X方向延伸的部分電源線234的中間。
[0036]圖2也示出了沿X方向平行布置且沿與X方向垂直的Y方向順序布置的多條虛網格線252a至252j。如結合圖1所述的，多條虛網格線252a至252j中的兩條相鄰的線間隔開標稱最小間距T。
[0037]在圖2中僅示出了一個標準單元200和10條虛網格線252a至252j。對於包括標準單元200的集成電路，在圖2中省略了其他標準單元和虛網格線以避免使本發明的說明模糊。本領域的普通技術人員應該理解，一個或多個其他標準單元鄰近標準單元200，且一條或多條虛網格線限定在包括標準單元200的集成電路上方。此外，本領域的普通技術人員應該理解,標準單元200可用作圖1所示的集成電路100的標準單元。
[0038]標準單元200具有沿Y方向的單元高度H，單元高度H限定為上單元邊界242和下單元邊界244之間的距離。單元高度H是標稱最小間距T的非整數倍。在圖2所示的實施例中，標準單元200的單元高度H是7.5T。換句話說，單元高度H與標稱最小間距T的比率是7.5。在一些實施例中，單元高度H與標稱最小間距T的比率介於從6到16的範圍內。在一些實施例中，單元高度與標稱最小間距的比率是p/q，並且P和q是整數。在圖2所示的實施例中，下單元邊界244位於一條虛網格線252i上(即，位於網格上)，且上單元邊界242沒有位於虛網格線252a至252j中的任何一條上(即，偏離網格)。在一些實施例中，上單元邊界242位於網格上，並且下單元邊界偏離網格。在一些實施例中，上單元邊界242和下單元邊界244都偏離網格。
[0039]導線222、224和226配置為連接至標準單元200外部的金屬線，且因此將導線222,224和226識別為標準單元200的輸入/輸出埠。在一些實施例中，識別為標準單元200的輸入/輸出埠的所有導線222、224和226均與一條或多條相應的虛網格線(對於導線222的252d至252f ;對於導線224的252c至252g ；以及對於導線226的252f)重疊。
[0040]此外，多條金屬線(諸如圖1中的金屬線114a至114e)位於標準單元200上方且沿X方向延伸。在一些實施例中，多條金屬線在與X方向垂直的Y方向上間隔開標稱最小間距T的整數倍。
[0041]與設計具有為標稱最小間距T的整數倍的單元高度的標準單元相比，在設計如圖2所示的標準單元200的過程中，電路設計者具有更大的靈活性。例如，如果單元高度為
7.5T的標準單元已經滿足預定的性能規格，則電路設計者就不需要僅為了使標準單元高度為標稱最小間距T的整數倍，而將標準單元的尺寸擴大為8T的單元高度。在許多應用中，與使用單元高度為標稱最小間距T的整數倍的相對物相比，使用單元高度為標稱最小間距T的非整數倍的標準單元的集成電路進一步減小了集成電路的整體管芯尺寸。
[0042]圖3是根據一個或多個實施例設計集成電路布局的方法300的流程圖。應該理解，在圖3所示的方法300之前、期間和/或之後可以執行額外的操作，且在此可以僅簡單描述一些其他工藝。
[0043]為了使用預定製造工藝製造包括如上文結合圖2所示的標準單元200所描述的標準單元的集成電路，基於以原理圖格式或電路描述語言格式所存儲的電路設計(414b)生成集成電路布局(圖4中的414a)。
[0044]在操作310中，如圖3和圖2所示，基於電路設計，計算機硬體接收標準單元200的布局。設計與預定製造工藝相對應的標準單元，且預定製造工藝具有金屬線的沿Y方向的標稱最小間距T。標準單元200的布局具有沿Y方向的單元高度H，且單元高度H是標稱最小間距T的非整數倍。
[0045]在一些實施例中，單元高度H與標稱最小間距T的比率介於從6到16的範圍內。在一些實施例中，單元高度H與標稱最小間距T的比率是7.5。在一些實施例中，單元高度與標稱最小間距的比率是p/q，並且P和q是整數。
[0046]在操作320中，如圖3和圖2所示，限定了沿與方向X垂直的方向Y的順序布置的多條虛網格線(諸如網格線252a至252j)。多條虛網格線的兩條相鄰的線間隔開標稱最小間距T。
[0047]在操作330中，如圖3和圖2所示，在至少一個實施例中，為了以標準單元200的所有輸入/輸出信號埠(即，導線222、224和226)與第一組虛網格線252c至252g重疊的方式形成集成電路布局，放置標準電路200的布局。在一些實施例中，上單元邊界242和下單元邊界244中的一個與多條虛網格線252a至252 j中的一條相一致，並且上單元邊界242和下單元邊界244中的另一個與多條虛網格線252a至252j中的任何一條都不一致。
[0048]在操作340中，如圖3和圖1所示，為了以一條或多條金屬線的布局圖案與第二組虛網格線116a至116e重疊的方式形成集成電路布局，放置一條或多條金屬線(諸如金屬線114a至114e)的布局圖案。
[0049]在一些實施例中，標準單元是邏輯門單元。在一些實施例中，邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、OA1、MUX、觸發器、BUFF、鎖存器、INV、延時器或時鐘單元。
[0050]圖4是根據一個或多個實施例的集成電路設計系統400的功能框圖。集成電路設計系統400包括第一計算機系統410、第二計算機系統420、網絡存儲設備430以及連接第一計算機系統410、第二計算機系統420和網絡存儲設備430的網絡440。在一些實施例中，省略第二計算機系統420、網絡存儲設備430和網絡440中的一個或多個。
[0051]第一計算機系統410包括與非暫時性計算機可讀存儲介質414通信連接的硬體處理器412，存儲介質414編碼有(即，存儲)生成的集成布局414a、電路設計414b和電腦程式代碼414c (即，可執行指令集)。處理器412電連接至計算機可讀存儲介質414。處理器412配置為執行在計算機可讀存儲介質414中編碼的指令集414c，以使計算機410可用作用於執行如圖3所示的部分或所有操作的布局布線工具。在至少一個實施例中，硬體處理器412配置為執行指令集414c，以基於標準單元的布局和對應於預定半導體製造工藝的標稱最小間距生成集成電路布局。
[0052]在一些實施例中，處理器412是中央處理單元(CPU)、多處理器、分布式處理系統、專用集成電路(ASIC)和/或合適的處理單元。
[0053]在一些實施例中，計算機可讀存儲介質414是電子、磁、光學、電磁、紅外線和/或半導體系統(或裝置或設備)。例如，計算機可讀存儲介質414包括半導體或固態存儲器、磁帶、可移動計算機軟盤、隨機存取存儲器(RAM)、只讀存儲器(ROM)、硬磁碟和/或光碟。在使用光碟的一些實施例中，計算機可讀存儲介質414包括只讀光碟存儲器(CD-ROM)、光碟讀/寫(⑶-R/W)和/或數字視頻光碟(DVD)。
[0054]在一些實施例中，存儲介質414存儲電腦程式代碼414c，電腦程式代碼414c配置為使第一計算機系統410執行如圖3所示的方法300。在一些實施例中，存儲介質414也存儲執行方法300所需要的或在執行方法300期間所生成的信息，諸如生成的集成電路布局414a、原始的電路設計414b和/或包括標準單元200的布局的庫414d。
[0055]在至少一些實施例中，計算機系統410包括輸入/輸出接口 416和顯示單元417。輸入/輸出接口 416連接至控制器412並且允許電路設計者操作第一計算機系統410以執行圖3所示的方法。在至少一些實施例中，顯示單元417以實時的方式顯示圖3所示的方法的操作狀態並且優選地提供圖形用戶界面(⑶I)。在至少一些實施例中，輸入/輸出接口416和顯示單元417允許操作者以交互方式操作計算機系統410。
[0056]在至少一些實施例中，計算機系統410也包括連接至處理器412的網絡接口 418。網絡接口 418允許計算機系統410與網絡440通信，一個或多個其他計算機系統420和網絡存儲設備430連接至網絡440。網絡接口包括諸如BLUETOOTH、WIF1、WIMAX、GPRS或WCDMA的無線網絡接口 ；或者諸如ETHERNET、USB或IEEE-1394的有線網絡接口。在一些實施例中，在兩個或多個計算機系統410和420和/或網絡存儲設備430中執行圖3的方法，並且諸如原始電路設計、標準單元庫和/或生成的集成電路布局的信息通過網絡440在不同的計算機系統410和420和/或網絡存儲設備430之間交換。
[0057]根據一個實施例，由具有金屬線的標稱最小間距的工藝所製造的集成電路包括多條金屬線和位於多條金屬線下方的多個標準單元。多條金屬線沿第一方向延伸，並且多條金屬線在與第一方向垂直的第二方向上間隔開標稱最小間距的整數倍。多個標準單元的至少一個具有沿第二方向的單元高度，並且單元高度是標稱最小間距的非整數倍。
[0058]根據另一實施例，集成電路設計系統包括非暫時性存儲介質和硬體處理器。非暫時性存儲介質編碼有對應於預定製造工藝的標準單元的布局。預定製造工藝具有金屬線的沿預定方向的標稱最小間距。標準單元的布局具有沿預定方向的單元高度，且單元高度是標稱最小間距的非整數倍。硬體處理器與非暫時性存儲介質通信連接，且配置為執行指令集以基於標準單元的布局和標稱最小間距而生成集成電路布局。
[0059]根據另一實施例，生成集成電路布局的方法包括通過硬體處理器接收標準單元的布局。標準單元對應於預定製造工藝，且預定製造工藝具有金屬線的沿預定方向的標稱最小間距。標準單元的布局具有沿預定方向的單元高度，且單元高度是標稱最小間距的非整數倍。放置用於集成電路布局的標準單元的布局，且標準單元的所有輸入/輸出信號埠與第一組多條虛網格線重疊。放置用於集成電路布局的一條或多條金屬線的布局圖案，且一條或多條金屬線的布局圖案與第二組多條虛網格線重疊。多條虛網格線是平行的，且多條虛網格線的兩條相鄰的線間隔開標稱最小間距。
[0060]上面概述了一些實施例的特徵，使得本領域普通技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用於實施與在此所介紹實施例相同的目的和/或實現相同優點的其他工藝和結構。本領域普通技術人員也應該意識到，這種等同構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此他們可以做出多種變化、替換以及改變。
【權利要求】
1.一種由具有金屬線的標稱最小間距的工藝製造的集成電路，包括: 多條金屬線，沿第一方向延伸，所述多條金屬線在與所述第一方向垂直的第二方向上間隔開標稱最小間距的整數倍；以及 多個標準單元，位於所述多條金屬線下方，所述多個標準單元中的至少一個標準單元具有沿所述第二方向的單元高度，並且所述單元高度是所述標稱最小間距的非整數倍。
2.根據權利要求1所述的集成電路，其中，所述單元高度與所述標稱最小間距的比率介於6到16的範圍內。
3.根據權利要求2所述的集成電路，其中，所述單元高度與所述標稱最小間距的比率是 7.5。
4.根據權利要求1所述的集成電路，其中，所述單元高度與所述標稱最小間距的比率是p/q，並且P和q是整數。
5.根據權利要求1所述的集成電路，其中，所述多個標準單元中的至少一個標準單元是邏輯門單元。
6.根據權利要求5所述的集成電路，其中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AO1、0A1、MUX、觸發器、BUFF、鎖存器、INV、延時器或時鐘單元。
7.根據權利要求1所述的集成電路,其中， 將所述多個標準單元中的至少一個標準單元的所有輸入/輸出信號埠都定位為與第一組多條虛網格線重疊，以及 將所述多條金屬線定位為與第二組多條虛網格線重疊， 所述多條虛網格線是平行的，並且所述多條虛網格線中的兩條相鄰的線間隔開所述標稱最小間距。
8.一種集成電路設計系統，包括: 非暫時性存儲介質，所述非暫時性存儲介質編碼有對應於預定製造工藝的標準單元的布局，所述預定製造工藝具有金屬線的沿預定方向的標稱最小間距，所述標準單元的布局具有沿所述預定方向的單元高度，並且所述單元高度是所述標稱最小間距的非整數倍；以及 硬體處理器，與所述非暫時性存儲介質通信連接，並且配置為執行指令集，以用於基於所述標準單元的布局和所述標稱最小間距生成集成電路布局。
9.根據權利要求8所述的集成電路設計系統，其中，所述單元高度與所述標稱最小間距的比率介於6到16的範圍內。
10.一種生成集成電路布局的方法，包括: 通過硬體處理器接收標準單元的布局，所述標準單元對應於預定製造工藝，所述預定製造工藝具有金屬線的沿預定方向的最小標稱間距，所述標準單元的布局具有沿所述預定方向的單元高度，並且所述單元高度是所述標稱最小間距的非整數倍； 放置用於所述集成電路布局的所述標準單元的布局，所述標準單元的所有輸入/輸出信號埠都與第一組多條虛網格線重疊；以及 放置用於所述集成電路布局的一條或多條金屬線的布局圖案，所述一條或多條金屬線的布局圖案與第二組多條虛網格線重疊， 所述多條虛網格線是平行的，並且所述多條虛網格線中的兩條相鄰的線間隔開所述標稱最小間距。
【文檔編號】G06F17/50GK104134657SQ201410181666
【公開日】2014年11月5日 申請日期:2014年4月30日 優先權日:2013年5月2日
【發明者】謝尚志, 莊惠中, 江庭瑋, 陳俊甫, 曾祥仁 申請人:臺灣積體電路製造股份有限公司